4.1 TI 高精度实验室-时钟和计时:频率规划
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[LOGO 音乐播放] 大家好,欢迎观看 TI 高精度实验室 频率规划第 1 部分。 在本视频中,我们将讨论 时钟发生器基本知识、 频率计算以及 如何从单个 PLO 产生 两个输出频率。 时钟发生器通常用于 产生具有各种 驱动器格式的多个 频率输出。 几乎可以在 每个系统中找到 时钟发生器、抖动 清除器或网络同步器, 这些器件通常用于 替换多个振荡器, 以便缩减系统 BOM 和 解决方案总体尺寸。 让我们首先介绍 时钟发生器的 基本结构。 时钟发生器通过 一个或多个锁相环 从单个参考输入 产生多个频率 输出。 时钟发生器的 参考输入 可以是晶体、 振荡器或者是 时钟树中前一级的 时钟输出。 锁相环 (PLL) 是一种反馈系统, 其中的压控 振荡器 (VCO) 可以跟踪参考输入的 相位和频率。 因此, VCO 输出频率 是相位检测器 频率乘以 N 倍。 有关 PLL 基础和理论的 更多详细信息, 请访问“锁相环基础知识” 培训系列。 时钟发生器中的 每个输出分频器, 在这里以字母 D 表示, 可以选择一个 PLL, 对此 PLL 进行分频, 并产生输出频率。 有时,多个输出 组合在一起 并共享一个公共的 输出分频器。 在这种情况下,这些输出 总是具有相同的频率。 我们已经熟悉了 时钟发生器的构建块, 接下来请考虑一下 这个系统用例。 我们如何从 25MHz 的 输入参考频率 产生 156.25MHz 的 常见以太网频率? 根据数据表, 这个时钟发生器的 VCO 频率范围为 4.8GHz 至 5.4GHz。 使用整数输出分频器, 哪些分频值可以 从给定的 VCO 范围 产生 156.25MHz? 如果您想花 一点时间考虑 输入/输出频率的关系, 请暂停一下视频。 分频器值的下限 是最小 VCO 频率 除以输出频率。 在这个例子中, 4.8GHz 除以 156.25MHz 等于 30.72。 同样,上限 5.4GHz 除以 156.25MHz, 等于 34.56。 在这个例子中, 值 D 必须是 我们看到的 两个值之间的整数。 所以,可用的分频器值 为 31、32、33 和 34。 对于这个例子,我们 使用的 D 等于 32。 所以,VCO 频率 等于 5GHz。 现在,让我们回到输入。 为了优化我们的 输出相位噪声, 我们希望将相位 检测器频率设置为 尽可能高的值。 所以,将 R 设置为 1, 进入到相位 检测器的参考频率 变为 25MHz。 N 分频器就是 5GHz 除以 25MHz, 在这个例子中就是 200。 N 分频器的值就是 5GHz 除以 25MHz, 得到的结果是 200。 我们已经计算出 R 分频器,N 分频器 和输出分频器的值。 PLL 现在被锁定, 并且输出频率为所需的 156.25MHz。 在前面的示例中,我们使用了 一个等于 32 的输出分频器。 如果我们改用等于 33 的 输出分频器值,情况会怎样? 所需的 VCO 频率 仍在 VCO 的 最小和最大频率 范围之内, 现在变为 5,156.25MHz。 但是 N 不再是 整数值。 取而代之的是, N 变为小数 206.25, 并且 PLL 现在 以小数模式运行。 小数 N 分频器 包含三个部分: 整数 N 分频器、 分子和分母。 小数分频器的值就是 N 加上分子除以分母。 在这个例子中,N 等于 206,分子为 1, 分母为 4。 通常,我们更希望 将 PLL 设置为整数 模式而不是小数模式, 因为小数模式有引入 小数噪声和 杂散的可能性, 这会降低输出 抖动性能。 但是,这种模式可能 有一定的代价。 当整数分频值需要 非常低的相位 检测器频率时, 这会产生相位噪声。 解决此问题的 方法有很多, 例如,也可以 将 25MHz 参考 振荡器更改为 25.03034MHz。 在大多数情况下, 考虑到组件的可用性 和成本,最好坚持 使用标准频率, 例如 25MHz。 现在我们知道如何 产生单个输出频率, 接下来让我们了解一下 如何同时从一个 PLL 产生 两个输出频率。 在这个例子中, 输入仍然是 25MHz, 并且 VCO 范围和以前 一样是 4.8 到 5.4GHz。 我们如何配置 分频器 D0 和 D1, 从一个共同的 VCO 频率产生 100MHz 和 156.25MHz? 如果您想考虑 一下这个问题, 请暂停视频。 为了从一个 PLL 产生两个频率, VCO 频率必须 是两个输出的 公倍数。 如果我们列出 100MHz 和 156.25MHz 的 公倍数,只有 5GHz 落在 VCO 频率 范围内。 所以,VCO 频率 为 5GHz, 输出分频器 D0 为 50, 输出分频器 D1 为 32, N 分频器为 200。 但是,如果没有公倍数 落在 VCO 范围内, 我们该怎么办? 一个典型的应用 是使用 24MHz 参考频率输入 来同时产生 32.768KHz 和 48MHz。 VCO 范围为 2.4 到 2.8GHz 时, 两个输出没有公共数。 我们有什么选择呢? 以前,我们 一直在讨论 零频率误差的 频率计算。 但是,有时允许有 少量的频率误差, 定义为 ppm, 即百万分之几的 频率偏移。 针对这个例子, 我们将通过在 VCO 之后 采用预分频器, 引入另外一个约束条件, 这意味着输出 分频器必须 可被 4、5 或 6 整除。 解决这个问题的 一种方法是列出 48MHz 的所有 可能的输出分频器值, 然后确定哪个 VCO 频率 可以产生 32.768KHz 并且频率误差最小。 如果您想尝试一下, 请暂停视频。 一种可能的解决方案 是 VCO 频率为 2.4GHz, 输出分频器 D0 设置为 50,输出分频器 D1 设置为 73,242。 输出 0 没有频率误差, 输出 1 具有 2.56ppm 的 频率误差。 有关频率规划以及如何 最大限度减少杂散和串扰的 更多讨论,请查找 我们的下一个培训模块: 频率规划第 2 部分。 要查找更多技术 信息和搜索产品, 请访问 ti.com/clocks。 我们设置了一个包含 四个问题的简单测验, 以检查您对本视频 内容的理解程度。 判断对错: f VCO,即 VCO 频率, D,即输出分频器值, 和 f out,即输出频率, 它们之间的 关系是 f out 等于 f VCO 乘以 D。 错误。 单选:相位检测器频率、 N 分频器值、 小数分频器的分子、 小数分频器的分母 以及小数 PLL 的 VCO 频率之间的 关系是? 判断对错: 参考输入频率、 相位检测器频率 和分频器值 只有一种组合可以 产生所需的输出 频率 f out。 选择所有正确答案: 为了产生 0ppm 输出, 哪些约束条件 决定了 VCO 频率、 输出 1 频率、 输出 2 的频率、 最小 VCO 频率和最大 VCO 频率之间的关系?
[LOGO 音乐播放] 大家好,欢迎观看 TI 高精度实验室 频率规划第 1 部分。 在本视频中,我们将讨论 时钟发生器基本知识、 频率计算以及 如何从单个 PLO 产生 两个输出频率。 时钟发生器通常用于 产生具有各种 驱动器格式的多个 频率输出。 几乎可以在 每个系统中找到 时钟发生器、抖动 清除器或网络同步器, 这些器件通常用于 替换多个振荡器, 以便缩减系统 BOM 和 解决方案总体尺寸。 让我们首先介绍 时钟发生器的 基本结构。 时钟发生器通过 一个或多个锁相环 从单个参考输入 产生多个频率 输出。 时钟发生器的 参考输入 可以是晶体、 振荡器或者是 时钟树中前一级的 时钟输出。 锁相环 (PLL) 是一种反馈系统, 其中的压控 振荡器 (VCO) 可以跟踪参考输入的 相位和频率。 因此, VCO 输出频率 是相位检测器 频率乘以 N 倍。 有关 PLL 基础和理论的 更多详细信息, 请访问“锁相环基础知识” 培训系列。 时钟发生器中的 每个输出分频器, 在这里以字母 D 表示, 可以选择一个 PLL, 对此 PLL 进行分频, 并产生输出频率。 有时,多个输出 组合在一起 并共享一个公共的 输出分频器。 在这种情况下,这些输出 总是具有相同的频率。 我们已经熟悉了 时钟发生器的构建块, 接下来请考虑一下 这个系统用例。 我们如何从 25MHz 的 输入参考频率 产生 156.25MHz 的 常见以太网频率? 根据数据表, 这个时钟发生器的 VCO 频率范围为 4.8GHz 至 5.4GHz。 使用整数输出分频器, 哪些分频值可以 从给定的 VCO 范围 产生 156.25MHz? 如果您想花 一点时间考虑 输入/输出频率的关系, 请暂停一下视频。 分频器值的下限 是最小 VCO 频率 除以输出频率。 在这个例子中, 4.8GHz 除以 156.25MHz 等于 30.72。 同样,上限 5.4GHz 除以 156.25MHz, 等于 34.56。 在这个例子中, 值 D 必须是 我们看到的 两个值之间的整数。 所以,可用的分频器值 为 31、32、33 和 34。 对于这个例子,我们 使用的 D 等于 32。 所以,VCO 频率 等于 5GHz。 现在,让我们回到输入。 为了优化我们的 输出相位噪声, 我们希望将相位 检测器频率设置为 尽可能高的值。 所以,将 R 设置为 1, 进入到相位 检测器的参考频率 变为 25MHz。 N 分频器就是 5GHz 除以 25MHz, 在这个例子中就是 200。 N 分频器的值就是 5GHz 除以 25MHz, 得到的结果是 200。 我们已经计算出 R 分频器,N 分频器 和输出分频器的值。 PLL 现在被锁定, 并且输出频率为所需的 156.25MHz。 在前面的示例中,我们使用了 一个等于 32 的输出分频器。 如果我们改用等于 33 的 输出分频器值,情况会怎样? 所需的 VCO 频率 仍在 VCO 的 最小和最大频率 范围之内, 现在变为 5,156.25MHz。 但是 N 不再是 整数值。 取而代之的是, N 变为小数 206.25, 并且 PLL 现在 以小数模式运行。 小数 N 分频器 包含三个部分: 整数 N 分频器、 分子和分母。 小数分频器的值就是 N 加上分子除以分母。 在这个例子中,N 等于 206,分子为 1, 分母为 4。 通常,我们更希望 将 PLL 设置为整数 模式而不是小数模式, 因为小数模式有引入 小数噪声和 杂散的可能性, 这会降低输出 抖动性能。 但是,这种模式可能 有一定的代价。 当整数分频值需要 非常低的相位 检测器频率时, 这会产生相位噪声。 解决此问题的 方法有很多, 例如,也可以 将 25MHz 参考 振荡器更改为 25.03034MHz。 在大多数情况下, 考虑到组件的可用性 和成本,最好坚持 使用标准频率, 例如 25MHz。 现在我们知道如何 产生单个输出频率, 接下来让我们了解一下 如何同时从一个 PLL 产生 两个输出频率。 在这个例子中, 输入仍然是 25MHz, 并且 VCO 范围和以前 一样是 4.8 到 5.4GHz。 我们如何配置 分频器 D0 和 D1, 从一个共同的 VCO 频率产生 100MHz 和 156.25MHz? 如果您想考虑 一下这个问题, 请暂停视频。 为了从一个 PLL 产生两个频率, VCO 频率必须 是两个输出的 公倍数。 如果我们列出 100MHz 和 156.25MHz 的 公倍数,只有 5GHz 落在 VCO 频率 范围内。 所以,VCO 频率 为 5GHz, 输出分频器 D0 为 50, 输出分频器 D1 为 32, N 分频器为 200。 但是,如果没有公倍数 落在 VCO 范围内, 我们该怎么办? 一个典型的应用 是使用 24MHz 参考频率输入 来同时产生 32.768KHz 和 48MHz。 VCO 范围为 2.4 到 2.8GHz 时, 两个输出没有公共数。 我们有什么选择呢? 以前,我们 一直在讨论 零频率误差的 频率计算。 但是,有时允许有 少量的频率误差, 定义为 ppm, 即百万分之几的 频率偏移。 针对这个例子, 我们将通过在 VCO 之后 采用预分频器, 引入另外一个约束条件, 这意味着输出 分频器必须 可被 4、5 或 6 整除。 解决这个问题的 一种方法是列出 48MHz 的所有 可能的输出分频器值, 然后确定哪个 VCO 频率 可以产生 32.768KHz 并且频率误差最小。 如果您想尝试一下, 请暂停视频。 一种可能的解决方案 是 VCO 频率为 2.4GHz, 输出分频器 D0 设置为 50,输出分频器 D1 设置为 73,242。 输出 0 没有频率误差, 输出 1 具有 2.56ppm 的 频率误差。 有关频率规划以及如何 最大限度减少杂散和串扰的 更多讨论,请查找 我们的下一个培训模块: 频率规划第 2 部分。 要查找更多技术 信息和搜索产品, 请访问 ti.com/clocks。 我们设置了一个包含 四个问题的简单测验, 以检查您对本视频 内容的理解程度。 判断对错: f VCO,即 VCO 频率, D,即输出分频器值, 和 f out,即输出频率, 它们之间的 关系是 f out 等于 f VCO 乘以 D。 错误。 单选:相位检测器频率、 N 分频器值、 小数分频器的分子、 小数分频器的分母 以及小数 PLL 的 VCO 频率之间的 关系是? 判断对错: 参考输入频率、 相位检测器频率 和分频器值 只有一种组合可以 产生所需的输出 频率 f out。 选择所有正确答案: 为了产生 0ppm 输出, 哪些约束条件 决定了 VCO 频率、 输出 1 频率、 输出 2 的频率、 最小 VCO 频率和最大 VCO 频率之间的关系?
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大家好,欢迎观看 TI 高精度实验室
频率规划第 1 部分。
在本视频中,我们将讨论 时钟发生器基本知识、
频率计算以及 如何从单个 PLO 产生
两个输出频率。
时钟发生器通常用于
产生具有各种 驱动器格式的多个
频率输出。
几乎可以在 每个系统中找到
时钟发生器、抖动 清除器或网络同步器,
这些器件通常用于 替换多个振荡器,
以便缩减系统 BOM 和 解决方案总体尺寸。
让我们首先介绍 时钟发生器的
基本结构。
时钟发生器通过 一个或多个锁相环
从单个参考输入 产生多个频率
输出。
时钟发生器的 参考输入
可以是晶体、 振荡器或者是
时钟树中前一级的 时钟输出。
锁相环 (PLL) 是一种反馈系统,
其中的压控 振荡器 (VCO)
可以跟踪参考输入的 相位和频率。
因此, VCO 输出频率
是相位检测器 频率乘以 N 倍。
有关 PLL 基础和理论的 更多详细信息,
请访问“锁相环基础知识” 培训系列。
时钟发生器中的 每个输出分频器,
在这里以字母 D 表示, 可以选择一个 PLL,
对此 PLL 进行分频, 并产生输出频率。
有时,多个输出 组合在一起
并共享一个公共的 输出分频器。
在这种情况下,这些输出 总是具有相同的频率。
我们已经熟悉了 时钟发生器的构建块,
接下来请考虑一下 这个系统用例。
我们如何从 25MHz 的 输入参考频率
产生 156.25MHz 的 常见以太网频率?
根据数据表, 这个时钟发生器的
VCO 频率范围为 4.8GHz 至 5.4GHz。
使用整数输出分频器, 哪些分频值可以
从给定的 VCO 范围 产生 156.25MHz?
如果您想花 一点时间考虑
输入/输出频率的关系, 请暂停一下视频。
分频器值的下限
是最小 VCO 频率 除以输出频率。
在这个例子中, 4.8GHz 除以 156.25MHz
等于 30.72。
同样,上限 5.4GHz
除以 156.25MHz, 等于 34.56。
在这个例子中, 值 D 必须是
我们看到的 两个值之间的整数。
所以,可用的分频器值 为 31、32、33 和 34。
对于这个例子,我们 使用的 D 等于 32。
所以,VCO 频率 等于 5GHz。
现在,让我们回到输入。
为了优化我们的 输出相位噪声,
我们希望将相位 检测器频率设置为
尽可能高的值。
所以,将 R 设置为 1, 进入到相位
检测器的参考频率 变为 25MHz。
N 分频器就是 5GHz
除以 25MHz, 在这个例子中就是 200。
N 分频器的值就是
5GHz 除以 25MHz, 得到的结果是 200。
我们已经计算出 R 分频器,N 分频器
和输出分频器的值。
PLL 现在被锁定, 并且输出频率为所需的
156.25MHz。
在前面的示例中,我们使用了 一个等于 32 的输出分频器。
如果我们改用等于 33 的 输出分频器值,情况会怎样?
所需的 VCO 频率 仍在 VCO 的
最小和最大频率 范围之内,
现在变为 5,156.25MHz。
但是 N 不再是 整数值。
取而代之的是, N 变为小数 206.25,
并且 PLL 现在 以小数模式运行。
小数 N 分频器 包含三个部分:
整数 N 分频器、 分子和分母。
小数分频器的值就是
N 加上分子除以分母。
在这个例子中,N 等于 206,分子为 1,
分母为 4。
通常,我们更希望
将 PLL 设置为整数 模式而不是小数模式,
因为小数模式有引入
小数噪声和 杂散的可能性,
这会降低输出 抖动性能。
但是,这种模式可能 有一定的代价。
当整数分频值需要 非常低的相位
检测器频率时, 这会产生相位噪声。
解决此问题的 方法有很多,
例如,也可以 将 25MHz 参考
振荡器更改为 25.03034MHz。
在大多数情况下, 考虑到组件的可用性
和成本,最好坚持 使用标准频率,
例如 25MHz。
现在我们知道如何 产生单个输出频率,
接下来让我们了解一下 如何同时从一个 PLL 产生
两个输出频率。
在这个例子中, 输入仍然是 25MHz,
并且 VCO 范围和以前 一样是 4.8 到 5.4GHz。
我们如何配置 分频器 D0 和 D1,
从一个共同的 VCO 频率产生
100MHz 和 156.25MHz?
如果您想考虑 一下这个问题,
请暂停视频。
为了从一个 PLL 产生两个频率,
VCO 频率必须 是两个输出的
公倍数。
如果我们列出 100MHz 和 156.25MHz 的
公倍数,只有 5GHz 落在 VCO 频率
范围内。
所以,VCO 频率 为 5GHz,
输出分频器 D0 为 50, 输出分频器 D1 为 32,
N 分频器为 200。
但是,如果没有公倍数 落在 VCO 范围内,
我们该怎么办?
一个典型的应用 是使用 24MHz
参考频率输入 来同时产生
32.768KHz 和 48MHz。
VCO 范围为 2.4 到 2.8GHz 时,
两个输出没有公共数。
我们有什么选择呢?
以前,我们 一直在讨论
零频率误差的 频率计算。
但是,有时允许有
少量的频率误差, 定义为 ppm,
即百万分之几的 频率偏移。
针对这个例子, 我们将通过在 VCO 之后
采用预分频器, 引入另外一个约束条件,
这意味着输出 分频器必须
可被 4、5 或 6 整除。
解决这个问题的 一种方法是列出
48MHz 的所有 可能的输出分频器值,
然后确定哪个 VCO 频率 可以产生 32.768KHz
并且频率误差最小。
如果您想尝试一下, 请暂停视频。
一种可能的解决方案 是 VCO 频率为 2.4GHz,
输出分频器 D0 设置为 50,输出分频器
D1 设置为 73,242。
输出 0 没有频率误差, 输出 1 具有 2.56ppm 的
频率误差。
有关频率规划以及如何 最大限度减少杂散和串扰的
更多讨论,请查找 我们的下一个培训模块:
频率规划第 2 部分。
要查找更多技术 信息和搜索产品,
请访问 ti.com/clocks。
我们设置了一个包含 四个问题的简单测验,
以检查您对本视频 内容的理解程度。
判断对错: f VCO,即 VCO 频率,
D,即输出分频器值, 和 f out,即输出频率,
它们之间的 关系是 f out
等于 f VCO 乘以 D。 错误。
单选:相位检测器频率、
N 分频器值、 小数分频器的分子、
小数分频器的分母
以及小数 PLL 的 VCO 频率之间的
关系是?
判断对错: 参考输入频率、
相位检测器频率 和分频器值
只有一种组合可以 产生所需的输出
频率 f out。
选择所有正确答案:
为了产生 0ppm 输出, 哪些约束条件
决定了 VCO 频率、
输出 1 频率、 输出 2 的频率、
最小 VCO 频率和最大 VCO 频率之间的关系?
[LOGO 音乐播放] 大家好,欢迎观看 TI 高精度实验室 频率规划第 1 部分。 在本视频中,我们将讨论 时钟发生器基本知识、 频率计算以及 如何从单个 PLO 产生 两个输出频率。 时钟发生器通常用于 产生具有各种 驱动器格式的多个 频率输出。 几乎可以在 每个系统中找到 时钟发生器、抖动 清除器或网络同步器, 这些器件通常用于 替换多个振荡器, 以便缩减系统 BOM 和 解决方案总体尺寸。 让我们首先介绍 时钟发生器的 基本结构。 时钟发生器通过 一个或多个锁相环 从单个参考输入 产生多个频率 输出。 时钟发生器的 参考输入 可以是晶体、 振荡器或者是 时钟树中前一级的 时钟输出。 锁相环 (PLL) 是一种反馈系统, 其中的压控 振荡器 (VCO) 可以跟踪参考输入的 相位和频率。 因此, VCO 输出频率 是相位检测器 频率乘以 N 倍。 有关 PLL 基础和理论的 更多详细信息, 请访问“锁相环基础知识” 培训系列。 时钟发生器中的 每个输出分频器, 在这里以字母 D 表示, 可以选择一个 PLL, 对此 PLL 进行分频, 并产生输出频率。 有时,多个输出 组合在一起 并共享一个公共的 输出分频器。 在这种情况下,这些输出 总是具有相同的频率。 我们已经熟悉了 时钟发生器的构建块, 接下来请考虑一下 这个系统用例。 我们如何从 25MHz 的 输入参考频率 产生 156.25MHz 的 常见以太网频率? 根据数据表, 这个时钟发生器的 VCO 频率范围为 4.8GHz 至 5.4GHz。 使用整数输出分频器, 哪些分频值可以 从给定的 VCO 范围 产生 156.25MHz? 如果您想花 一点时间考虑 输入/输出频率的关系, 请暂停一下视频。 分频器值的下限 是最小 VCO 频率 除以输出频率。 在这个例子中, 4.8GHz 除以 156.25MHz 等于 30.72。 同样,上限 5.4GHz 除以 156.25MHz, 等于 34.56。 在这个例子中, 值 D 必须是 我们看到的 两个值之间的整数。 所以,可用的分频器值 为 31、32、33 和 34。 对于这个例子,我们 使用的 D 等于 32。 所以,VCO 频率 等于 5GHz。 现在,让我们回到输入。 为了优化我们的 输出相位噪声, 我们希望将相位 检测器频率设置为 尽可能高的值。 所以,将 R 设置为 1, 进入到相位 检测器的参考频率 变为 25MHz。 N 分频器就是 5GHz 除以 25MHz, 在这个例子中就是 200。 N 分频器的值就是 5GHz 除以 25MHz, 得到的结果是 200。 我们已经计算出 R 分频器,N 分频器 和输出分频器的值。 PLL 现在被锁定, 并且输出频率为所需的 156.25MHz。 在前面的示例中,我们使用了 一个等于 32 的输出分频器。 如果我们改用等于 33 的 输出分频器值,情况会怎样? 所需的 VCO 频率 仍在 VCO 的 最小和最大频率 范围之内, 现在变为 5,156.25MHz。 但是 N 不再是 整数值。 取而代之的是, N 变为小数 206.25, 并且 PLL 现在 以小数模式运行。 小数 N 分频器 包含三个部分: 整数 N 分频器、 分子和分母。 小数分频器的值就是 N 加上分子除以分母。 在这个例子中,N 等于 206,分子为 1, 分母为 4。 通常,我们更希望 将 PLL 设置为整数 模式而不是小数模式, 因为小数模式有引入 小数噪声和 杂散的可能性, 这会降低输出 抖动性能。 但是,这种模式可能 有一定的代价。 当整数分频值需要 非常低的相位 检测器频率时, 这会产生相位噪声。 解决此问题的 方法有很多, 例如,也可以 将 25MHz 参考 振荡器更改为 25.03034MHz。 在大多数情况下, 考虑到组件的可用性 和成本,最好坚持 使用标准频率, 例如 25MHz。 现在我们知道如何 产生单个输出频率, 接下来让我们了解一下 如何同时从一个 PLL 产生 两个输出频率。 在这个例子中, 输入仍然是 25MHz, 并且 VCO 范围和以前 一样是 4.8 到 5.4GHz。 我们如何配置 分频器 D0 和 D1, 从一个共同的 VCO 频率产生 100MHz 和 156.25MHz? 如果您想考虑 一下这个问题, 请暂停视频。 为了从一个 PLL 产生两个频率, VCO 频率必须 是两个输出的 公倍数。 如果我们列出 100MHz 和 156.25MHz 的 公倍数,只有 5GHz 落在 VCO 频率 范围内。 所以,VCO 频率 为 5GHz, 输出分频器 D0 为 50, 输出分频器 D1 为 32, N 分频器为 200。 但是,如果没有公倍数 落在 VCO 范围内, 我们该怎么办? 一个典型的应用 是使用 24MHz 参考频率输入 来同时产生 32.768KHz 和 48MHz。 VCO 范围为 2.4 到 2.8GHz 时, 两个输出没有公共数。 我们有什么选择呢? 以前,我们 一直在讨论 零频率误差的 频率计算。 但是,有时允许有 少量的频率误差, 定义为 ppm, 即百万分之几的 频率偏移。 针对这个例子, 我们将通过在 VCO 之后 采用预分频器, 引入另外一个约束条件, 这意味着输出 分频器必须 可被 4、5 或 6 整除。 解决这个问题的 一种方法是列出 48MHz 的所有 可能的输出分频器值, 然后确定哪个 VCO 频率 可以产生 32.768KHz 并且频率误差最小。 如果您想尝试一下, 请暂停视频。 一种可能的解决方案 是 VCO 频率为 2.4GHz, 输出分频器 D0 设置为 50,输出分频器 D1 设置为 73,242。 输出 0 没有频率误差, 输出 1 具有 2.56ppm 的 频率误差。 有关频率规划以及如何 最大限度减少杂散和串扰的 更多讨论,请查找 我们的下一个培训模块: 频率规划第 2 部分。 要查找更多技术 信息和搜索产品, 请访问 ti.com/clocks。 我们设置了一个包含 四个问题的简单测验, 以检查您对本视频 内容的理解程度。 判断对错: f VCO,即 VCO 频率, D,即输出分频器值, 和 f out,即输出频率, 它们之间的 关系是 f out 等于 f VCO 乘以 D。 错误。 单选:相位检测器频率、 N 分频器值、 小数分频器的分子、 小数分频器的分母 以及小数 PLL 的 VCO 频率之间的 关系是? 判断对错: 参考输入频率、 相位检测器频率 和分频器值 只有一种组合可以 产生所需的输出 频率 f out。 选择所有正确答案: 为了产生 0ppm 输出, 哪些约束条件 决定了 VCO 频率、 输出 1 频率、 输出 2 的频率、 最小 VCO 频率和最大 VCO 频率之间的关系?
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大家好,欢迎观看 TI 高精度实验室
频率规划第 1 部分。
在本视频中,我们将讨论 时钟发生器基本知识、
频率计算以及 如何从单个 PLO 产生
两个输出频率。
时钟发生器通常用于
产生具有各种 驱动器格式的多个
频率输出。
几乎可以在 每个系统中找到
时钟发生器、抖动 清除器或网络同步器,
这些器件通常用于 替换多个振荡器,
以便缩减系统 BOM 和 解决方案总体尺寸。
让我们首先介绍 时钟发生器的
基本结构。
时钟发生器通过 一个或多个锁相环
从单个参考输入 产生多个频率
输出。
时钟发生器的 参考输入
可以是晶体、 振荡器或者是
时钟树中前一级的 时钟输出。
锁相环 (PLL) 是一种反馈系统,
其中的压控 振荡器 (VCO)
可以跟踪参考输入的 相位和频率。
因此, VCO 输出频率
是相位检测器 频率乘以 N 倍。
有关 PLL 基础和理论的 更多详细信息,
请访问“锁相环基础知识” 培训系列。
时钟发生器中的 每个输出分频器,
在这里以字母 D 表示, 可以选择一个 PLL,
对此 PLL 进行分频, 并产生输出频率。
有时,多个输出 组合在一起
并共享一个公共的 输出分频器。
在这种情况下,这些输出 总是具有相同的频率。
我们已经熟悉了 时钟发生器的构建块,
接下来请考虑一下 这个系统用例。
我们如何从 25MHz 的 输入参考频率
产生 156.25MHz 的 常见以太网频率?
根据数据表, 这个时钟发生器的
VCO 频率范围为 4.8GHz 至 5.4GHz。
使用整数输出分频器, 哪些分频值可以
从给定的 VCO 范围 产生 156.25MHz?
如果您想花 一点时间考虑
输入/输出频率的关系, 请暂停一下视频。
分频器值的下限
是最小 VCO 频率 除以输出频率。
在这个例子中, 4.8GHz 除以 156.25MHz
等于 30.72。
同样,上限 5.4GHz
除以 156.25MHz, 等于 34.56。
在这个例子中, 值 D 必须是
我们看到的 两个值之间的整数。
所以,可用的分频器值 为 31、32、33 和 34。
对于这个例子,我们 使用的 D 等于 32。
所以,VCO 频率 等于 5GHz。
现在,让我们回到输入。
为了优化我们的 输出相位噪声,
我们希望将相位 检测器频率设置为
尽可能高的值。
所以,将 R 设置为 1, 进入到相位
检测器的参考频率 变为 25MHz。
N 分频器就是 5GHz
除以 25MHz, 在这个例子中就是 200。
N 分频器的值就是
5GHz 除以 25MHz, 得到的结果是 200。
我们已经计算出 R 分频器,N 分频器
和输出分频器的值。
PLL 现在被锁定, 并且输出频率为所需的
156.25MHz。
在前面的示例中,我们使用了 一个等于 32 的输出分频器。
如果我们改用等于 33 的 输出分频器值,情况会怎样?
所需的 VCO 频率 仍在 VCO 的
最小和最大频率 范围之内,
现在变为 5,156.25MHz。
但是 N 不再是 整数值。
取而代之的是, N 变为小数 206.25,
并且 PLL 现在 以小数模式运行。
小数 N 分频器 包含三个部分:
整数 N 分频器、 分子和分母。
小数分频器的值就是
N 加上分子除以分母。
在这个例子中,N 等于 206,分子为 1,
分母为 4。
通常,我们更希望
将 PLL 设置为整数 模式而不是小数模式,
因为小数模式有引入
小数噪声和 杂散的可能性,
这会降低输出 抖动性能。
但是,这种模式可能 有一定的代价。
当整数分频值需要 非常低的相位
检测器频率时, 这会产生相位噪声。
解决此问题的 方法有很多,
例如,也可以 将 25MHz 参考
振荡器更改为 25.03034MHz。
在大多数情况下, 考虑到组件的可用性
和成本,最好坚持 使用标准频率,
例如 25MHz。
现在我们知道如何 产生单个输出频率,
接下来让我们了解一下 如何同时从一个 PLL 产生
两个输出频率。
在这个例子中, 输入仍然是 25MHz,
并且 VCO 范围和以前 一样是 4.8 到 5.4GHz。
我们如何配置 分频器 D0 和 D1,
从一个共同的 VCO 频率产生
100MHz 和 156.25MHz?
如果您想考虑 一下这个问题,
请暂停视频。
为了从一个 PLL 产生两个频率,
VCO 频率必须 是两个输出的
公倍数。
如果我们列出 100MHz 和 156.25MHz 的
公倍数,只有 5GHz 落在 VCO 频率
范围内。
所以,VCO 频率 为 5GHz,
输出分频器 D0 为 50, 输出分频器 D1 为 32,
N 分频器为 200。
但是,如果没有公倍数 落在 VCO 范围内,
我们该怎么办?
一个典型的应用 是使用 24MHz
参考频率输入 来同时产生
32.768KHz 和 48MHz。
VCO 范围为 2.4 到 2.8GHz 时,
两个输出没有公共数。
我们有什么选择呢?
以前,我们 一直在讨论
零频率误差的 频率计算。
但是,有时允许有
少量的频率误差, 定义为 ppm,
即百万分之几的 频率偏移。
针对这个例子, 我们将通过在 VCO 之后
采用预分频器, 引入另外一个约束条件,
这意味着输出 分频器必须
可被 4、5 或 6 整除。
解决这个问题的 一种方法是列出
48MHz 的所有 可能的输出分频器值,
然后确定哪个 VCO 频率 可以产生 32.768KHz
并且频率误差最小。
如果您想尝试一下, 请暂停视频。
一种可能的解决方案 是 VCO 频率为 2.4GHz,
输出分频器 D0 设置为 50,输出分频器
D1 设置为 73,242。
输出 0 没有频率误差, 输出 1 具有 2.56ppm 的
频率误差。
有关频率规划以及如何 最大限度减少杂散和串扰的
更多讨论,请查找 我们的下一个培训模块:
频率规划第 2 部分。
要查找更多技术 信息和搜索产品,
请访问 ti.com/clocks。
我们设置了一个包含 四个问题的简单测验,
以检查您对本视频 内容的理解程度。
判断对错: f VCO,即 VCO 频率,
D,即输出分频器值, 和 f out,即输出频率,
它们之间的 关系是 f out
等于 f VCO 乘以 D。 错误。
单选:相位检测器频率、
N 分频器值、 小数分频器的分子、
小数分频器的分母
以及小数 PLL 的 VCO 频率之间的
关系是?
判断对错: 参考输入频率、
相位检测器频率 和分频器值
只有一种组合可以 产生所需的输出
频率 f out。
选择所有正确答案:
为了产生 0ppm 输出, 哪些约束条件
决定了 VCO 频率、
输出 1 频率、 输出 2 的频率、
最小 VCO 频率和最大 VCO 频率之间的关系?
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视频简介
4.1 TI 高精度实验室-时钟和计时:频率规划
所属课程:TI 高精度实验室-时钟和计时:系统设计注意事项
发布时间:2020.07.28
视频集数:7
本节视频时长:00:10:24
在本视频中,我们将讨论时钟发生器的基础知识,频率计算以及如何从单个PLL产生两个输出频率。 时钟发生器通常用于产生具有各种驱动器格式的多个频率输出。 您几乎可以在每个系统中找到时钟发生器,抖动清除器或网络同步器,通常会更换多个振荡器以减小系统BOM和解决方案尺寸。
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