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1.2 TI 高精度实验室-时钟和计时:RF锁相环(PLL)和合成器关键参数

大家好,欢迎观看 TI 高精度实验室 — RF PLL 和 合成器中的 关键参数和规格。 在本视频中,我们将 讨论 这些关键参数 和规范的定义 以及如何 在实际设计中使用它们。 了解这些 关键性能参数 对顺利完成 PLL 设计 大有 帮助。 在讨论关键 参数和规范之前, 让我们快速 回顾一下 PLL。 首先,锁相环系统中的 环路在哪里? 环路在这里。 因此,大多数关键参数 与 N 分频器、 VCO、相位检测器频率 和环路滤波器有关。 第二个问题: 什么需要锁相? PLL 的目的是 使 R 分频器的信号 和 N 分频器的 反馈信号 实现相位一致。 好,最后一个问题。 如何使用 PLL 合成器? 我们需要怎么做? 我们只需 精心设计 环路滤波器, 以满足系统相位噪声、 锁定时间和杂散要求。 为了实现这个目标, 我们需要了解 PLL 合成器的 关键参数和 规范。 它们是 相位检测器频率 FPD、 电荷泵电流、 VCO 增益、PLL 和 VCO 噪声、杂散 以及锁定时间。 在 TI.com 上,我们提供了 Clock Architect 在线工具, 它可以帮助您找到 整个系统时钟解决方案 以及环路滤波器的 设计和仿真。 如果您无法访问 互联网,也不用担心。 Platinum Sim 是一个脱机工具, 也可以为您提供帮助。 我们先来看看 PLL 服务噪声。 我们先来看看 PLL 服务噪声。 PLL 有三个主要 噪声源: 闪烁噪声,有时 也称为 1/f 噪声, 因为它的 噪声功率与频率 成反比。 下一个主要噪声源 是 PLL 本底噪声 即品质因数 FOM。 大家了解到的名称 可能是平坦噪声, 因为从图中 可以看出, 它的频率响应 是一条平坦的线。 这两种噪声源的 源数据 通常可以在 数据表中找到。 通常,1/f 噪声 和品质因数 分别优于 -120dBc/Hz 和 -230dBc/Hz。 这两个噪声源 基本上 决定了 PLL 的性能, 但它们是不可配置的。 最后一个噪声源来自 PLL N 分频器。 N 分频器将使本底噪声 增加约 20 log N。 这是小数 NPLL 更受欢迎的原因 之一。 使用小数 N 时, 可以灵活地 使用较小的 N 值。 当所有这些噪声源 相加后, 我们便得到了 PLL 带内噪声。 请注意,此处展示的 示例数据 不包括环路滤波器的 频率响应。 PLL 中的 相位检测器 以等于参考时钟频率 除以 R 的速率工作。 相位检测器 比较来自 R 分频器和 N 分频器的 信号的相位, 然后生成一个误差信号 并发送至电荷泵。 R 分频器信号的 上升沿 触发 相位比较。 请记住, 我们曾在前面说过 需要一个较小的 N 分频器值, 因为这样可以减少 PLL 带内噪声。 为了实现这个目标, 我们应该将相位检测器频率 设置得更高。 我们应该使用更高 频率的参考时钟, 甚至绕过 R 分频器。 当今大多数现代 PLL 在 R 分频器的前面 都有一个参考时钟倍频器。 在没有更高 频率参考时钟的情况下, 倍频器 可以帮助将相位检测器频率 提高到更高。 相位检测器之后 是电荷泵。 每次接通时, 电荷泵 将吸收或提供恒定电流。 虽然该电流幅度 是一个常数, 但开通时间是一个变量, 并且取决于 R 分频器信号 和 N 分频器信号之间的 相位差。 因此,这是一种脉宽 调制操作。 电荷泵电流 通常可以通过软件 按几个不同的步骤进行配置, 每个步骤大约在 100 微安至几毫安之间, 具体取决于器件。 为了获得较大的环路带宽, 需要更高的电流。 较小的电流可以 减少相位检测器的杂散。 在某些情况下, 可以有意设置较小的电流, 以便在 相同的环路带宽下, 可以在环路滤波器中使用 较小的电容器值。 此图显示了 典型的 LC 谐振振荡器。 可变电容二极管 (最常用的名称是 变容二极管) 被用来构成 谐振电路的一部分。 因此,振荡器频率 是可调的。 PLL 系统中的环路滤波器 将电荷泵的 电流源 转换为电压源。 此电压将施加到 VCO 中的导向二极管, 可使 VCO 频率 改变 ±10%-15%。 为了支持 更大的调谐范围, 现代 PLL 合成器 通常 在单个芯片上使用多个 VCO。 VCO 或 KVCO 量化 VCO 频率变化 与我们调整的施加控制电压 之间的比率。。 由于变容二极管的特性 不是线性的, 因此 KVCO 可以在 最低和最高 VCO 频率之间 变化。 典型的 KVCO 值可以 在每伏几 MHz 到 100MHz 之间变化, 具体取决于 VCO 架构中的器件 以及所处的 输出频率。 VCO 相位噪声在 PLL 系统中起着重要作用。 它会影响闭环 远端相位噪声。 如果将 VCO 用作 无线电接收器的 本地振荡器, 则远端相位噪声 将影响接收器 性能, 例如相邻信道的 选择性、相互混合、 阻止性能等。 振荡器的 Q 系数 决定其相位噪声。 Q 越高, 相位噪声越高。 我们将相位噪声定义为 载波与 以 1Hz 带宽 归一化的偏移 之间的单边带功率差。 相位噪声 以 Hz 偏移处的 dBc/Hz 数表示。 在讨论 相位噪声时, 指定 VCO 频率很重要。 我们不能 直接频率不同的 两个 VCO 的相位噪声。 例如, 在 2.1GHz 载波上的 100KHz 偏移处, 相位噪声为 -121dBc/Hz。 杂散是 不需要的信号,与载波一起 以规则的间隔出现。 杂散会影响 系统性能, 并可能导致 违反有关辐射的 法规要求。 我们来快速了解一下 有哪些杂散。 相位检测器杂散 ,顾名思义, 它是由相位检测器 产生的。 小数杂散是只有 小数 NPLL 才有。 杂散频率等于 N 分频器的 小数部分乘以 相位检测器频率。 有些情况下, 次小数杂散 可能大于 小数杂散。 次小数杂散 出现在 小数杂散频率的 1/2 或 1/4 处。 相位检测器杂散 和小数杂散 是 PLL 产生的 ,因此,从理论上讲, 可以通过调整 环路参数或环路带宽行为 来改善它们。 串扰杂散 有些棘手, 不易处理。 其中一个原因是 杂散通常 接近载波。 另一个原因是 串扰的程度 不可预测。 杂散是 RF 合成器设计 中的一个深层主题。 在这些多种类型的杂散中, 通常可以通过设计 更轻松地管理 相位检测器杂散。 串扰路径 包括 相位检测器与 输出、 参考时钟与 输出以及 参考时钟与 VCO 之间的串扰。 通常,在这些许多类型的 杂散中, 最好将杂散 保持在 -70 或 -80dBc 以下。 杂散是一个深层主题。 我们将在另一个 培训视频中 更详细地讨论杂散。 在闭环 环境中, 当我们更改 VCO 频率时, 环路需要一些时间才能 稳定到新的频率。 这种过渡 称为锁定时间。 锁定时间有快有慢, 具体取决于 PLL 环路带宽。 通常,较宽的 环路带宽 会减少锁定时间。 锁定时间可以估计为 4 除以环路带宽。 例如,如果环路 带宽为 1KHz, 则锁定时间约等于 4 毫秒。 我们已经介绍完了 RF PLL 合成器中的 关键参数。 接下来,我们来了解 如何将它们应用到环路滤波器 设计中。 此处显示的是 离线设计工具 PLLATINUMSIM 的界面。 对于给定的 VCO 频率, 所选的相位检测器频率 将确定 N 分频器值。 我们在前面介绍过, 为了减小 PLL 中的噪声, 需要较小的 N。 尽管现代 合成器电荷泵增益 通常是可配置的, 但电荷泵电流 可用于寻找 正确的无源环路滤波器 组件值。 计算环路滤波器 组件时还需要 VCO 增益。 但是, 与电荷泵增益不同,VCO 增益 无法由最终用户 控制。 它基本上 由 VCO 架构决定。 环路滤波器设计中 不需要 VCO 相位噪声, 但是需要 通过它来找出 整个闭环 PLL 相位噪声。 闭环 PLL 系统的 远端相位噪声 通常由 VCO 相位噪声确定。 我们可以上传 VCO 噪声配置文件, 以此增强同化效果。 相反, PLL 噪声将决定 近端相位噪声。 现在我们已经了解了 关键参数在环路滤波器 设计中的应用。 本视频到此结束。 谢谢观看。 我们设置了一个包含 五个问题的简单测验, 请完成该测验,检验您对 视频内容的理解程度。 如果您需要有关 TI 时钟和计时产品的 更多信息,请访问 TI.com/clocks。 第一个问题的答案是“错误”。 VCO 相位噪声决定闭环的 远端相位噪声? 这种说法不正确。 第二个问题的答案是“正确”。 这就是小数 N 比 整数 N 更受欢迎的原因, 因为小数 N 可以 使 N 分频器更小。 相位检测器通常 由 R 分频器的 上升沿触发。 因此,一般而言, 参考时钟的占空比 并不是很重要。 电荷泵的 开通时间 第一个问题的 答案是“错误”。 VCO 相位噪声决定 闭环的 远端相位噪声。 第二个问题的答案是“正确”。 它将增加 PLL 噪声。 这就是为什么 小数 N 会有所帮助, 因为它会减小 N 值。 第三个问题的答案是“错误”。 通常,相位检测器 由 R 分频器的 上升沿触发。 因此,参考时钟的 占空比 并不是很重要。 电荷泵的 开通时间 电荷泵的开通时间 与 R 和 N 分频器的 相位差成正比。 当它很小时, 电荷泵将仅 开通很少的时间。 相位检测器 杂散频率 是可预测的,因为它们 等于相位检测器 频率。 因此,最后一个问题的答案是“错误”。

大家好,欢迎观看 TI 高精度实验室 —

RF PLL 和 合成器中的

关键参数和规格。

在本视频中,我们将 讨论

这些关键参数 和规范的定义

以及如何 在实际设计中使用它们。

了解这些 关键性能参数

对顺利完成 PLL 设计

大有 帮助。

在讨论关键 参数和规范之前,

让我们快速 回顾一下 PLL。

首先,锁相环系统中的 环路在哪里?

环路在这里。

因此,大多数关键参数 与

N 分频器、 VCO、相位检测器频率

和环路滤波器有关。

第二个问题: 什么需要锁相?

PLL 的目的是 使 R 分频器的信号

和 N 分频器的 反馈信号

实现相位一致。

好,最后一个问题。

如何使用 PLL 合成器?

我们需要怎么做?

我们只需 精心设计

环路滤波器, 以满足系统相位噪声、

锁定时间和杂散要求。

为了实现这个目标, 我们需要了解

PLL 合成器的 关键参数和

规范。

它们是 相位检测器频率 FPD、

电荷泵电流、 VCO 增益、PLL 和 VCO 噪声、杂散

以及锁定时间。

在 TI.com 上,我们提供了 Clock Architect 在线工具,

它可以帮助您找到 整个系统时钟解决方案

以及环路滤波器的 设计和仿真。

如果您无法访问 互联网,也不用担心。

Platinum Sim 是一个脱机工具,

也可以为您提供帮助。

我们先来看看 PLL 服务噪声。

我们先来看看 PLL 服务噪声。

PLL 有三个主要 噪声源:

闪烁噪声,有时 也称为 1/f 噪声,

因为它的 噪声功率与频率

成反比。

下一个主要噪声源 是 PLL 本底噪声

即品质因数

FOM。

大家了解到的名称 可能是平坦噪声,

因为从图中 可以看出,

它的频率响应 是一条平坦的线。

这两种噪声源的 源数据

通常可以在 数据表中找到。

通常,1/f 噪声 和品质因数

分别优于 -120dBc/Hz

和 -230dBc/Hz。

这两个噪声源 基本上

决定了 PLL 的性能,

但它们是不可配置的。

最后一个噪声源来自 PLL N 分频器。

N 分频器将使本底噪声 增加约 20 log N。

这是小数 NPLL 更受欢迎的原因

之一。

使用小数 N 时, 可以灵活地

使用较小的 N 值。

当所有这些噪声源 相加后,

我们便得到了 PLL 带内噪声。

请注意,此处展示的 示例数据

不包括环路滤波器的 频率响应。

PLL 中的 相位检测器

以等于参考时钟频率 除以 R 的速率工作。

相位检测器 比较来自

R 分频器和 N 分频器的 信号的相位,

然后生成一个误差信号 并发送至电荷泵。

R 分频器信号的 上升沿

触发 相位比较。

请记住, 我们曾在前面说过

需要一个较小的 N 分频器值,

因为这样可以减少 PLL 带内噪声。

为了实现这个目标, 我们应该将相位检测器频率

设置得更高。

我们应该使用更高 频率的参考时钟,

甚至绕过 R 分频器。

当今大多数现代 PLL 在 R 分频器的前面

都有一个参考时钟倍频器。

在没有更高 频率参考时钟的情况下,

倍频器 可以帮助将相位检测器频率

提高到更高。

相位检测器之后 是电荷泵。

每次接通时, 电荷泵

将吸收或提供恒定电流。

虽然该电流幅度 是一个常数,

但开通时间是一个变量, 并且取决于

R 分频器信号 和 N 分频器信号之间的

相位差。

因此,这是一种脉宽 调制操作。

电荷泵电流 通常可以通过软件

按几个不同的步骤进行配置,

每个步骤大约在 100 微安至几毫安之间,

具体取决于器件。

为了获得较大的环路带宽, 需要更高的电流。

较小的电流可以 减少相位检测器的杂散。

在某些情况下, 可以有意设置较小的电流,

以便在 相同的环路带宽下,

可以在环路滤波器中使用 较小的电容器值。

此图显示了 典型的 LC 谐振振荡器。

可变电容二极管

(最常用的名称是 变容二极管)

被用来构成 谐振电路的一部分。

因此,振荡器频率 是可调的。

PLL 系统中的环路滤波器 将电荷泵的

电流源 转换为电压源。

此电压将施加到 VCO 中的导向二极管,

可使 VCO 频率 改变

±10%-15%。

为了支持 更大的调谐范围,

现代 PLL 合成器 通常

在单个芯片上使用多个 VCO。

VCO 或 KVCO 量化

VCO 频率变化 与我们调整的施加控制电压

之间的比率。。

由于变容二极管的特性 不是线性的,

因此 KVCO 可以在 最低和最高 VCO 频率之间

变化。

典型的 KVCO 值可以 在每伏几 MHz

到 100MHz 之间变化,

具体取决于 VCO 架构中的器件

以及所处的 输出频率。

VCO 相位噪声在 PLL 系统中起着重要作用。

它会影响闭环 远端相位噪声。

如果将 VCO 用作 无线电接收器的

本地振荡器, 则远端相位噪声

将影响接收器 性能,

例如相邻信道的 选择性、相互混合、

阻止性能等。

振荡器的 Q 系数 决定其相位噪声。

Q 越高, 相位噪声越高。

我们将相位噪声定义为 载波与

以 1Hz 带宽 归一化的偏移

之间的单边带功率差。

相位噪声 以 Hz 偏移处的

dBc/Hz 数表示。

在讨论 相位噪声时,

指定 VCO 频率很重要。

我们不能 直接频率不同的

两个 VCO 的相位噪声。

例如, 在 2.1GHz 载波上的

100KHz 偏移处, 相位噪声为 -121dBc/Hz。

杂散是 不需要的信号,与载波一起

以规则的间隔出现。

杂散会影响 系统性能,

并可能导致 违反有关辐射的

法规要求。

我们来快速了解一下 有哪些杂散。

相位检测器杂散 ,顾名思义,

它是由相位检测器 产生的。

小数杂散是只有 小数 NPLL 才有。

杂散频率等于 N 分频器的

小数部分乘以 相位检测器频率。

有些情况下, 次小数杂散

可能大于 小数杂散。

次小数杂散 出现在

小数杂散频率的 1/2 或 1/4 处。

相位检测器杂散 和小数杂散

是 PLL 产生的 ,因此,从理论上讲,

可以通过调整 环路参数或环路带宽行为

来改善它们。

串扰杂散 有些棘手,

不易处理。

其中一个原因是

杂散通常 接近载波。

另一个原因是 串扰的程度

不可预测。

杂散是 RF 合成器设计 中的一个深层主题。

在这些多种类型的杂散中, 通常可以通过设计

更轻松地管理 相位检测器杂散。

串扰路径 包括

相位检测器与 输出、

参考时钟与 输出以及

参考时钟与 VCO 之间的串扰。

通常,在这些许多类型的 杂散中,

最好将杂散 保持在 -70 或 -80dBc

以下。

杂散是一个深层主题。

我们将在另一个 培训视频中

更详细地讨论杂散。

在闭环 环境中,

当我们更改 VCO 频率时,

环路需要一些时间才能 稳定到新的频率。

这种过渡 称为锁定时间。

锁定时间有快有慢, 具体取决于 PLL

环路带宽。

通常,较宽的 环路带宽

会减少锁定时间。

锁定时间可以估计为

4 除以环路带宽。

例如,如果环路 带宽为 1KHz,

则锁定时间约等于

4 毫秒。

我们已经介绍完了 RF PLL 合成器中的

关键参数。

接下来,我们来了解 如何将它们应用到环路滤波器

设计中。

此处显示的是 离线设计工具

PLLATINUMSIM 的界面。

对于给定的 VCO 频率, 所选的相位检测器频率

将确定 N 分频器值。

我们在前面介绍过, 为了减小

PLL 中的噪声, 需要较小的 N。

尽管现代 合成器电荷泵增益

通常是可配置的, 但电荷泵电流

可用于寻找 正确的无源环路滤波器

组件值。

计算环路滤波器 组件时还需要 VCO

增益。

但是, 与电荷泵增益不同,VCO 增益

无法由最终用户 控制。

它基本上 由 VCO 架构决定。

环路滤波器设计中 不需要 VCO 相位噪声,

但是需要 通过它来找出

整个闭环 PLL 相位噪声。

闭环 PLL 系统的 远端相位噪声

通常由 VCO 相位噪声确定。

我们可以上传 VCO 噪声配置文件,

以此增强同化效果。

相反, PLL 噪声将决定

近端相位噪声。

现在我们已经了解了 关键参数在环路滤波器

设计中的应用。

本视频到此结束。

谢谢观看。

我们设置了一个包含 五个问题的简单测验,

请完成该测验,检验您对 视频内容的理解程度。

如果您需要有关 TI 时钟和计时产品的

更多信息,请访问

TI.com/clocks。

第一个问题的答案是“错误”。

VCO 相位噪声决定闭环的

远端相位噪声?

这种说法不正确。

第二个问题的答案是“正确”。

这就是小数 N 比 整数 N 更受欢迎的原因,

因为小数 N 可以 使 N 分频器更小。

相位检测器通常 由 R 分频器的

上升沿触发。

因此,一般而言, 参考时钟的占空比

并不是很重要。

电荷泵的 开通时间

第一个问题的 答案是“错误”。

VCO 相位噪声决定 闭环的

远端相位噪声。

第二个问题的答案是“正确”。

它将增加 PLL 噪声。

这就是为什么 小数 N 会有所帮助,

因为它会减小 N 值。

第三个问题的答案是“错误”。

通常,相位检测器 由 R 分频器的

上升沿触发。

因此,参考时钟的 占空比

并不是很重要。

电荷泵的 开通时间

电荷泵的开通时间 与 R 和 N 分频器的

相位差成正比。

当它很小时, 电荷泵将仅

开通很少的时间。

相位检测器 杂散频率

是可预测的,因为它们 等于相位检测器

频率。

因此,最后一个问题的答案是“错误”。

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视频简介

1.2 TI 高精度实验室-时钟和计时:RF锁相环(PLL)和合成器关键参数

所属课程:TI 高精度实验室-时钟和计时:简介 发布时间:2020.07.28 视频集数:2 本节视频时长:00:11:27
在本模块中,我们将讨论RF PLL和合成器的关键参数和规范的定义,以及如何在实际设计中使用它们。 了解这些关键性能参数将有助于您实现整洁,平滑的系统PLL设计。

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