栅极驱动器的设计陷阱以及如何解决
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大家好。 我是Mamadou Diallo。 我是大功率驱动器小组的应用工程师。 我今天将会讨论多种拓扑结构中最常见的栅极驱动器 缺陷以及如何解决它们。 该话题由Ritesh Oza和Wei Zhang 准备，并有HPD Apps团体提供帮助。 该演讲将会讨论 与驱动器偏置、自举电源及为获得高端偏置电源 而必备的组件选择相关的问题。 我还将讨论开放功能引线 以及栅极驱动电路中dv/dt噪音的影响。 然后，我将解释寄生效应，并最后展示 与糟糕的设计相关的问题以及如何修正它们。 该演讲中提及的部件号将包括 带互锁的620伏半桥驱动器，UCC27712； 带有集成自举二极管的120伏半桥栅极驱动器 UCC27211；3kVRMS隔离式双通道栅极驱动器 UCC21220；最后是5.7kVRMS隔离式双通道 栅极驱动器UCC21520。 我今天要讨论的拓扑结构与电机驱动 应用、开关电源以及 太阳能逆变器应用相关。 该演讲应该是互动的，因此对于每个问题， 我首先会展示一些波形和电路图， 然后，我将暂停一会，让你 在我最后给出答案之前有时间 思考可能的根本原因以及 问题的解决方案。 该演讲被分为多个视频。 在这首个视频中，我将讨论偏置和自举 组件。 好了，让我们开始吧。 对于我们的首个问题，仔细看看给出的波形 和电路图。 为什么VCC电源上有任何涟波？ 可能是什么导致了涟波？ 这是半桥配置 其中PWM信号在控制驱动器输入。 自举电路-- 由C偏置、自举电容和自举二极管构成-- 以即时地在高端导通期间生成高端 FET。 高端FET被设计引用到开关节点。 驱动器低端输出LO向地电位低端FET引用 提供偏置。 在右边，通道一，蓝色波形 捕获了VCC，其中有大约3.5伏特涟波。 通道三，粉色波形 显示了驱动器的低端输出LO 切换10伏特电压选择。 通道二，绿色波形显示 高端输出HO。 请在暂停视频时花点时间思考可能 的原因。 你能找出原因吗？ 你猜到了偏置电容器是原因吗？ 如果是，那么你是对的。 注意在电路中，C偏置等于C自举 等于1微法拉，这能对VCC电源产生 强烈的涟波，从而引起驱动器故障， 正如波形上显示的那样，HO和LO同时交换， 导致了直通。 实际上，偏置电容器大小不能够 允许从DC偏置和温度产生 的电容转换。 如果VCC上的涟波达到UVLO阈值并禁用 栅极驱动器，这能导致UV LO跳闸。 另一个该问题导致的结果是 容易受EMI噪音影响。 要解决这个问题，我们首先需要合理设置 偏置电容器的尺寸。 用于补充自举电容的电荷 必须来自旁路电容。 作为通用最佳实践，C偏置 应该被设计为至少为自举电容器的 10倍，这样它就不会在自举电容 充电时完全被耗尽。 这允许自举电容器在充电序列期间 被合理补充。 在最差的情况下，10倍的比例最多会在VDD电容器 上产生10%的涟波。 一个测定C偏置的替代方法 包括在右下角。 它包括确定HP上的理想涟波， 以及HP差值等于栅极驱动器IC减去二极管数据表中 自举二极管的正向电压降落， 减去栅极驱动器数据表中的HP引线UVLO 下降阈值的位置。 下一次，你可以通过我们刚才计算的HP差值 的总电荷比例 确定自举电容器。 该电容器的最大值将根据应用而变化。 在确定偏置电容器之后， 重要的是选择低ESR低ESL表面 多层陶瓷电容器，其应带有 额定电压、温度系数、 电容公差。 多层陶瓷电容器上的C偏置 将影响实际电容值。 例如，一个25伏特1微法拉x7 RS电容器 在应用15VDC偏置时，其测量值 仅为500毫微法拉。 下一个问题显示 半桥配置的波形。 黄色的通道一是高端输入。 通道三以红色显示开关节点。 蓝色通道三是低端输出， 通道四捕捉高端输出HO。 你能描述HO曲线发生了什么吗？ 请花点时间思考答案。 你注意到高端FET发生的泄露了吗？ HO泄露可由多种因素共同造成， 包括低自举电容值，使其 不能存储所需电能来驱动高端FET。 该问题的另一个常见原因 可能与高端源极电阻有关。 该问题另一个可能的原因 是低频开关。 所有这些原因可能导致跨MOSFET连接终端 发热，以及输出涟波。 该问题的解决方案包括提高自举电容 以为高端栅极提供所需偏置。 提供栅极电阻也能帮助解决这个问题。 在执行更改后， 使自举电容器与驱动器的HP/HS引线保持接近 也是重要。 下一个常见的问题也是关于半桥拓扑结构的。 在右边，黄色通道一捕捉 接地开关HP，粉色通道三 捕捉低端输出LO。 你能根据给出的波形找出这里的问题吗？ 请现在暂停思考答案。 你想到了高端通断的负HS 瞬变吗？ 那是对的，但还不是全部。 自举电容过度充电也是这里的问题。 注意低端输出LO导通时间 持续了超过500毫秒。 这造成了对自举电容的过度充电， 从而造成了通道一黄色HP节点 的振动和过冲。 这个过冲或振荡几乎达到了40伏特， 超过了现代驱动器的HP/HS。 该问题的一个修复方法是提高自举电容值， 这允许提高电容器 的电能存储能力。 一个替代方法是提高自举寄存器， 从而减少峰值电流对自举电容器充电， 这样便能提高时间常数Tau 来对自举电容器充电。 高端通断或低端导通期间产生的时间常数 解释了占空比的 依赖关系。 占空比是常数，自举电阻和自举电容 应被合理调整以实现期望的 启动时间。 下一个常见的错误， 拓扑结构和前面的例子 一样。 通道一，黄色波形捕捉HP对地电压； 通道二，蓝色波形显示了 HO对地输出；通道三以红色显示 捕捉到的开关节点。 你发现波形中的问题了吗？ 如果你需要更多时间，请暂停视频 以找出可能的问题及其原因。 你发现HS波形不一致了吗？ 注意，在其他脉冲上， HS信号对地电压有时候是20伏特， 有时候又是20到15伏特。 这一般是与自举电容器在低端FET导通时 未能完全充电有关。 记住，每次低端FET导通时， 自举电容都会充电，因此如果低端FET导通时间 不足以完全给自举电容充电， 我们便会在HS节点上看到不一致。 该问题的一个可能的解决方案是 减少我们的自举以 允许来自偏置电容的峰值电流 对自举电容快速充电。 如前所述，时间常数RC 可被调整以实现期望的启动时间。 该问题另一个可能的解决方案是 确保高端开关有最低的导通时间， 这会使低端FET有足够的导通时间 来完全为自举电容充电。 下一个问题是隔离式栅极驱动， 其中，高端自举电源已导通 并由Vboot以蓝色显示。 驱动器也启用了， 由通道一中的 黄色波形显示。 PWM输入，HI和LI都导通了。 波形上的粉色曲线正常显示了低端输出开关， 但高端输出是平的， 绿色曲线显示了没有发生开关。 是什么可能导致了这个问题以及为什么？ 请暂停视频以思考答案。 你能找到问题所在吗？ 注意，输入LO在自举电容电源 达到UVLO上升阈值前就启用了。 该设计没有考虑加电期间产生的UVLO 延迟，导致了 脉冲遗失。 我们可以看到在电源达到UVLO上升阈值50微秒 后有HO脉冲开关。 UVLO延迟与驱动器有关 因此必须要考虑。 在驱动器准备好提供合理的输出状态前， 从UVLO峰值上升到输出会产生加电 延迟。 延迟根据驱动器会有所不同。 就UCC21540而言，一般是40微秒。 因此，建议在驱动器偏置就绪后，启动PWM信号前 留有足够的间隔 时间。 右边的图像显示 输入和VDD电源的加电UVLO延迟时间图表。 在偏置电源就绪之后才同步输入信号 是必要的。
大家好。 我是Mamadou Diallo。 我是大功率驱动器小组的应用工程师。 我今天将会讨论多种拓扑结构中最常见的栅极驱动器 缺陷以及如何解决它们。 该话题由Ritesh Oza和Wei Zhang 准备，并有HPD Apps团体提供帮助。 该演讲将会讨论 与驱动器偏置、自举电源及为获得高端偏置电源 而必备的组件选择相关的问题。 我还将讨论开放功能引线 以及栅极驱动电路中dv/dt噪音的影响。 然后，我将解释寄生效应，并最后展示 与糟糕的设计相关的问题以及如何修正它们。 该演讲中提及的部件号将包括 带互锁的620伏半桥驱动器，UCC27712； 带有集成自举二极管的120伏半桥栅极驱动器 UCC27211；3kVRMS隔离式双通道栅极驱动器 UCC21220；最后是5.7kVRMS隔离式双通道 栅极驱动器UCC21520。 我今天要讨论的拓扑结构与电机驱动 应用、开关电源以及 太阳能逆变器应用相关。 该演讲应该是互动的，因此对于每个问题， 我首先会展示一些波形和电路图， 然后，我将暂停一会，让你 在我最后给出答案之前有时间 思考可能的根本原因以及 问题的解决方案。 该演讲被分为多个视频。 在这首个视频中，我将讨论偏置和自举 组件。 好了，让我们开始吧。 对于我们的首个问题，仔细看看给出的波形 和电路图。 为什么VCC电源上有任何涟波？ 可能是什么导致了涟波？ 这是半桥配置 其中PWM信号在控制驱动器输入。 自举电路-- 由C偏置、自举电容和自举二极管构成-- 以即时地在高端导通期间生成高端 FET。 高端FET被设计引用到开关节点。 驱动器低端输出LO向地电位低端FET引用 提供偏置。 在右边，通道一，蓝色波形 捕获了VCC，其中有大约3.5伏特涟波。 通道三，粉色波形 显示了驱动器的低端输出LO 切换10伏特电压选择。 通道二，绿色波形显示 高端输出HO。 请在暂停视频时花点时间思考可能 的原因。 你能找出原因吗？ 你猜到了偏置电容器是原因吗？ 如果是，那么你是对的。 注意在电路中，C偏置等于C自举 等于1微法拉，这能对VCC电源产生 强烈的涟波，从而引起驱动器故障， 正如波形上显示的那样，HO和LO同时交换， 导致了直通。 实际上，偏置电容器大小不能够 允许从DC偏置和温度产生 的电容转换。 如果VCC上的涟波达到UVLO阈值并禁用 栅极驱动器，这能导致UV LO跳闸。 另一个该问题导致的结果是 容易受EMI噪音影响。 要解决这个问题，我们首先需要合理设置 偏置电容器的尺寸。 用于补充自举电容的电荷 必须来自旁路电容。 作为通用最佳实践，C偏置 应该被设计为至少为自举电容器的 10倍，这样它就不会在自举电容 充电时完全被耗尽。 这允许自举电容器在充电序列期间 被合理补充。 在最差的情况下，10倍的比例最多会在VDD电容器 上产生10%的涟波。 一个测定C偏置的替代方法 包括在右下角。 它包括确定HP上的理想涟波， 以及HP差值等于栅极驱动器IC减去二极管数据表中 自举二极管的正向电压降落， 减去栅极驱动器数据表中的HP引线UVLO 下降阈值的位置。 下一次，你可以通过我们刚才计算的HP差值 的总电荷比例 确定自举电容器。 该电容器的最大值将根据应用而变化。 在确定偏置电容器之后， 重要的是选择低ESR低ESL表面 多层陶瓷电容器，其应带有 额定电压、温度系数、 电容公差。 多层陶瓷电容器上的C偏置 将影响实际电容值。 例如，一个25伏特1微法拉x7 RS电容器 在应用15VDC偏置时，其测量值 仅为500毫微法拉。 下一个问题显示 半桥配置的波形。 黄色的通道一是高端输入。 通道三以红色显示开关节点。 蓝色通道三是低端输出， 通道四捕捉高端输出HO。 你能描述HO曲线发生了什么吗？ 请花点时间思考答案。 你注意到高端FET发生的泄露了吗？ HO泄露可由多种因素共同造成， 包括低自举电容值，使其 不能存储所需电能来驱动高端FET。 该问题的另一个常见原因 可能与高端源极电阻有关。 该问题另一个可能的原因 是低频开关。 所有这些原因可能导致跨MOSFET连接终端 发热，以及输出涟波。 该问题的解决方案包括提高自举电容 以为高端栅极提供所需偏置。 提供栅极电阻也能帮助解决这个问题。 在执行更改后， 使自举电容器与驱动器的HP/HS引线保持接近 也是重要。 下一个常见的问题也是关于半桥拓扑结构的。 在右边，黄色通道一捕捉 接地开关HP，粉色通道三 捕捉低端输出LO。 你能根据给出的波形找出这里的问题吗？ 请现在暂停思考答案。 你想到了高端通断的负HS 瞬变吗？ 那是对的，但还不是全部。 自举电容过度充电也是这里的问题。 注意低端输出LO导通时间 持续了超过500毫秒。 这造成了对自举电容的过度充电， 从而造成了通道一黄色HP节点 的振动和过冲。 这个过冲或振荡几乎达到了40伏特， 超过了现代驱动器的HP/HS。 该问题的一个修复方法是提高自举电容值， 这允许提高电容器 的电能存储能力。 一个替代方法是提高自举寄存器， 从而减少峰值电流对自举电容器充电， 这样便能提高时间常数Tau 来对自举电容器充电。 高端通断或低端导通期间产生的时间常数 解释了占空比的 依赖关系。 占空比是常数，自举电阻和自举电容 应被合理调整以实现期望的 启动时间。 下一个常见的错误， 拓扑结构和前面的例子 一样。 通道一，黄色波形捕捉HP对地电压； 通道二，蓝色波形显示了 HO对地输出；通道三以红色显示 捕捉到的开关节点。 你发现波形中的问题了吗？ 如果你需要更多时间，请暂停视频 以找出可能的问题及其原因。 你发现HS波形不一致了吗？ 注意，在其他脉冲上， HS信号对地电压有时候是20伏特， 有时候又是20到15伏特。 这一般是与自举电容器在低端FET导通时 未能完全充电有关。 记住，每次低端FET导通时， 自举电容都会充电，因此如果低端FET导通时间 不足以完全给自举电容充电， 我们便会在HS节点上看到不一致。 该问题的一个可能的解决方案是 减少我们的自举以 允许来自偏置电容的峰值电流 对自举电容快速充电。 如前所述，时间常数RC 可被调整以实现期望的启动时间。 该问题另一个可能的解决方案是 确保高端开关有最低的导通时间， 这会使低端FET有足够的导通时间 来完全为自举电容充电。 下一个问题是隔离式栅极驱动， 其中，高端自举电源已导通 并由Vboot以蓝色显示。 驱动器也启用了， 由通道一中的 黄色波形显示。 PWM输入，HI和LI都导通了。 波形上的粉色曲线正常显示了低端输出开关， 但高端输出是平的， 绿色曲线显示了没有发生开关。 是什么可能导致了这个问题以及为什么？ 请暂停视频以思考答案。 你能找到问题所在吗？ 注意，输入LO在自举电容电源 达到UVLO上升阈值前就启用了。 该设计没有考虑加电期间产生的UVLO 延迟，导致了 脉冲遗失。 我们可以看到在电源达到UVLO上升阈值50微秒 后有HO脉冲开关。 UVLO延迟与驱动器有关 因此必须要考虑。 在驱动器准备好提供合理的输出状态前， 从UVLO峰值上升到输出会产生加电 延迟。 延迟根据驱动器会有所不同。 就UCC21540而言，一般是40微秒。 因此，建议在驱动器偏置就绪后，启动PWM信号前 留有足够的间隔 时间。 右边的图像显示 输入和VDD电源的加电UVLO延迟时间图表。 在偏置电源就绪之后才同步输入信号 是必要的。
大家好。
我是Mamadou Diallo。
我是大功率驱动器小组的应用工程师。
我今天将会讨论多种拓扑结构中最常见的栅极驱动器
缺陷以及如何解决它们。
该话题由Ritesh Oza和Wei Zhang
准备，并有HPD Apps团体提供帮助。
该演讲将会讨论
与驱动器偏置、自举电源及为获得高端偏置电源
而必备的组件选择相关的问题。
我还将讨论开放功能引线
以及栅极驱动电路中dv/dt噪音的影响。
然后，我将解释寄生效应，并最后展示
与糟糕的设计相关的问题以及如何修正它们。
该演讲中提及的部件号将包括
带互锁的620伏半桥驱动器，UCC27712；
带有集成自举二极管的120伏半桥栅极驱动器
UCC27211；3kVRMS隔离式双通道栅极驱动器
UCC21220；最后是5.7kVRMS隔离式双通道
栅极驱动器UCC21520。
我今天要讨论的拓扑结构与电机驱动
应用、开关电源以及
太阳能逆变器应用相关。
该演讲应该是互动的，因此对于每个问题，
我首先会展示一些波形和电路图，
然后，我将暂停一会，让你
在我最后给出答案之前有时间
思考可能的根本原因以及
问题的解决方案。
该演讲被分为多个视频。
在这首个视频中，我将讨论偏置和自举
组件。
好了，让我们开始吧。
对于我们的首个问题，仔细看看给出的波形
和电路图。
为什么VCC电源上有任何涟波？
可能是什么导致了涟波？
这是半桥配置
其中PWM信号在控制驱动器输入。
自举电路--
由C偏置、自举电容和自举二极管构成--
以即时地在高端导通期间生成高端
FET。
高端FET被设计引用到开关节点。
驱动器低端输出LO向地电位低端FET引用
提供偏置。
在右边，通道一，蓝色波形
捕获了VCC，其中有大约3.5伏特涟波。
通道三，粉色波形
显示了驱动器的低端输出LO
切换10伏特电压选择。
通道二，绿色波形显示
高端输出HO。
请在暂停视频时花点时间思考可能
的原因。
你能找出原因吗？
你猜到了偏置电容器是原因吗？
如果是，那么你是对的。
注意在电路中，C偏置等于C自举
等于1微法拉，这能对VCC电源产生
强烈的涟波，从而引起驱动器故障，
正如波形上显示的那样，HO和LO同时交换，
导致了直通。
实际上，偏置电容器大小不能够
允许从DC偏置和温度产生
的电容转换。
如果VCC上的涟波达到UVLO阈值并禁用
栅极驱动器，这能导致UV LO跳闸。
另一个该问题导致的结果是
容易受EMI噪音影响。
要解决这个问题，我们首先需要合理设置
偏置电容器的尺寸。
用于补充自举电容的电荷
必须来自旁路电容。
作为通用最佳实践，C偏置
应该被设计为至少为自举电容器的
10倍，这样它就不会在自举电容
充电时完全被耗尽。
这允许自举电容器在充电序列期间
被合理补充。
在最差的情况下，10倍的比例最多会在VDD电容器
上产生10%的涟波。
一个测定C偏置的替代方法
包括在右下角。
它包括确定HP上的理想涟波，
以及HP差值等于栅极驱动器IC减去二极管数据表中
自举二极管的正向电压降落，
减去栅极驱动器数据表中的HP引线UVLO
下降阈值的位置。
下一次，你可以通过我们刚才计算的HP差值
的总电荷比例
确定自举电容器。
该电容器的最大值将根据应用而变化。
在确定偏置电容器之后，
重要的是选择低ESR低ESL表面
多层陶瓷电容器，其应带有
额定电压、温度系数、
电容公差。
多层陶瓷电容器上的C偏置
将影响实际电容值。
例如，一个25伏特1微法拉x7 RS电容器
在应用15VDC偏置时，其测量值
仅为500毫微法拉。
下一个问题显示
半桥配置的波形。
黄色的通道一是高端输入。
通道三以红色显示开关节点。
蓝色通道三是低端输出，
通道四捕捉高端输出HO。
你能描述HO曲线发生了什么吗？
请花点时间思考答案。
你注意到高端FET发生的泄露了吗？
HO泄露可由多种因素共同造成，
包括低自举电容值，使其
不能存储所需电能来驱动高端FET。
该问题的另一个常见原因
可能与高端源极电阻有关。
该问题另一个可能的原因
是低频开关。
所有这些原因可能导致跨MOSFET连接终端
发热，以及输出涟波。
该问题的解决方案包括提高自举电容
以为高端栅极提供所需偏置。
提供栅极电阻也能帮助解决这个问题。
在执行更改后，
使自举电容器与驱动器的HP/HS引线保持接近
也是重要。
下一个常见的问题也是关于半桥拓扑结构的。
在右边，黄色通道一捕捉
接地开关HP，粉色通道三
捕捉低端输出LO。
你能根据给出的波形找出这里的问题吗？
请现在暂停思考答案。
你想到了高端通断的负HS
瞬变吗？
那是对的，但还不是全部。
自举电容过度充电也是这里的问题。
注意低端输出LO导通时间
持续了超过500毫秒。
这造成了对自举电容的过度充电，
从而造成了通道一黄色HP节点
的振动和过冲。
这个过冲或振荡几乎达到了40伏特，
超过了现代驱动器的HP/HS。
该问题的一个修复方法是提高自举电容值，
这允许提高电容器
的电能存储能力。
一个替代方法是提高自举寄存器，
从而减少峰值电流对自举电容器充电，
这样便能提高时间常数Tau
来对自举电容器充电。
高端通断或低端导通期间产生的时间常数
解释了占空比的
依赖关系。
占空比是常数，自举电阻和自举电容
应被合理调整以实现期望的
启动时间。
下一个常见的错误， 拓扑结构和前面的例子
一样。
通道一，黄色波形捕捉HP对地电压；
通道二，蓝色波形显示了
HO对地输出；通道三以红色显示
捕捉到的开关节点。
你发现波形中的问题了吗？
如果你需要更多时间，请暂停视频
以找出可能的问题及其原因。
你发现HS波形不一致了吗？
注意，在其他脉冲上，
HS信号对地电压有时候是20伏特，
有时候又是20到15伏特。
这一般是与自举电容器在低端FET导通时
未能完全充电有关。
记住，每次低端FET导通时，
自举电容都会充电，因此如果低端FET导通时间
不足以完全给自举电容充电，
我们便会在HS节点上看到不一致。
该问题的一个可能的解决方案是
减少我们的自举以
允许来自偏置电容的峰值电流
对自举电容快速充电。
如前所述，时间常数RC
可被调整以实现期望的启动时间。
该问题另一个可能的解决方案是
确保高端开关有最低的导通时间，
这会使低端FET有足够的导通时间
来完全为自举电容充电。
下一个问题是隔离式栅极驱动，
其中，高端自举电源已导通
并由Vboot以蓝色显示。
驱动器也启用了， 由通道一中的
黄色波形显示。
PWM输入，HI和LI都导通了。
波形上的粉色曲线正常显示了低端输出开关，
但高端输出是平的，
绿色曲线显示了没有发生开关。
是什么可能导致了这个问题以及为什么？
请暂停视频以思考答案。
你能找到问题所在吗？
注意，输入LO在自举电容电源
达到UVLO上升阈值前就启用了。
该设计没有考虑加电期间产生的UVLO
延迟，导致了
脉冲遗失。
我们可以看到在电源达到UVLO上升阈值50微秒
后有HO脉冲开关。
UVLO延迟与驱动器有关
因此必须要考虑。
在驱动器准备好提供合理的输出状态前，
从UVLO峰值上升到输出会产生加电
延迟。
延迟根据驱动器会有所不同。
就UCC21540而言，一般是40微秒。
因此，建议在驱动器偏置就绪后，启动PWM信号前
留有足够的间隔
时间。
右边的图像显示
输入和VDD电源的加电UVLO延迟时间图表。
在偏置电源就绪之后才同步输入信号
是必要的。
大家好。 我是Mamadou Diallo。 我是大功率驱动器小组的应用工程师。 我今天将会讨论多种拓扑结构中最常见的栅极驱动器 缺陷以及如何解决它们。 该话题由Ritesh Oza和Wei Zhang 准备，并有HPD Apps团体提供帮助。 该演讲将会讨论 与驱动器偏置、自举电源及为获得高端偏置电源 而必备的组件选择相关的问题。 我还将讨论开放功能引线 以及栅极驱动电路中dv/dt噪音的影响。 然后，我将解释寄生效应，并最后展示 与糟糕的设计相关的问题以及如何修正它们。 该演讲中提及的部件号将包括 带互锁的620伏半桥驱动器，UCC27712； 带有集成自举二极管的120伏半桥栅极驱动器 UCC27211；3kVRMS隔离式双通道栅极驱动器 UCC21220；最后是5.7kVRMS隔离式双通道 栅极驱动器UCC21520。 我今天要讨论的拓扑结构与电机驱动 应用、开关电源以及 太阳能逆变器应用相关。 该演讲应该是互动的，因此对于每个问题， 我首先会展示一些波形和电路图， 然后，我将暂停一会，让你 在我最后给出答案之前有时间 思考可能的根本原因以及 问题的解决方案。 该演讲被分为多个视频。 在这首个视频中，我将讨论偏置和自举 组件。 好了，让我们开始吧。 对于我们的首个问题，仔细看看给出的波形 和电路图。 为什么VCC电源上有任何涟波？ 可能是什么导致了涟波？ 这是半桥配置 其中PWM信号在控制驱动器输入。 自举电路-- 由C偏置、自举电容和自举二极管构成-- 以即时地在高端导通期间生成高端 FET。 高端FET被设计引用到开关节点。 驱动器低端输出LO向地电位低端FET引用 提供偏置。 在右边，通道一，蓝色波形 捕获了VCC，其中有大约3.5伏特涟波。 通道三，粉色波形 显示了驱动器的低端输出LO 切换10伏特电压选择。 通道二，绿色波形显示 高端输出HO。 请在暂停视频时花点时间思考可能 的原因。 你能找出原因吗？ 你猜到了偏置电容器是原因吗？ 如果是，那么你是对的。 注意在电路中，C偏置等于C自举 等于1微法拉，这能对VCC电源产生 强烈的涟波，从而引起驱动器故障， 正如波形上显示的那样，HO和LO同时交换， 导致了直通。 实际上，偏置电容器大小不能够 允许从DC偏置和温度产生 的电容转换。 如果VCC上的涟波达到UVLO阈值并禁用 栅极驱动器，这能导致UV LO跳闸。 另一个该问题导致的结果是 容易受EMI噪音影响。 要解决这个问题，我们首先需要合理设置 偏置电容器的尺寸。 用于补充自举电容的电荷 必须来自旁路电容。 作为通用最佳实践，C偏置 应该被设计为至少为自举电容器的 10倍，这样它就不会在自举电容 充电时完全被耗尽。 这允许自举电容器在充电序列期间 被合理补充。 在最差的情况下，10倍的比例最多会在VDD电容器 上产生10%的涟波。 一个测定C偏置的替代方法 包括在右下角。 它包括确定HP上的理想涟波， 以及HP差值等于栅极驱动器IC减去二极管数据表中 自举二极管的正向电压降落， 减去栅极驱动器数据表中的HP引线UVLO 下降阈值的位置。 下一次，你可以通过我们刚才计算的HP差值 的总电荷比例 确定自举电容器。 该电容器的最大值将根据应用而变化。 在确定偏置电容器之后， 重要的是选择低ESR低ESL表面 多层陶瓷电容器，其应带有 额定电压、温度系数、 电容公差。 多层陶瓷电容器上的C偏置 将影响实际电容值。 例如，一个25伏特1微法拉x7 RS电容器 在应用15VDC偏置时，其测量值 仅为500毫微法拉。 下一个问题显示 半桥配置的波形。 黄色的通道一是高端输入。 通道三以红色显示开关节点。 蓝色通道三是低端输出， 通道四捕捉高端输出HO。 你能描述HO曲线发生了什么吗？ 请花点时间思考答案。 你注意到高端FET发生的泄露了吗？ HO泄露可由多种因素共同造成， 包括低自举电容值，使其 不能存储所需电能来驱动高端FET。 该问题的另一个常见原因 可能与高端源极电阻有关。 该问题另一个可能的原因 是低频开关。 所有这些原因可能导致跨MOSFET连接终端 发热，以及输出涟波。 该问题的解决方案包括提高自举电容 以为高端栅极提供所需偏置。 提供栅极电阻也能帮助解决这个问题。 在执行更改后， 使自举电容器与驱动器的HP/HS引线保持接近 也是重要。 下一个常见的问题也是关于半桥拓扑结构的。 在右边，黄色通道一捕捉 接地开关HP，粉色通道三 捕捉低端输出LO。 你能根据给出的波形找出这里的问题吗？ 请现在暂停思考答案。 你想到了高端通断的负HS 瞬变吗？ 那是对的，但还不是全部。 自举电容过度充电也是这里的问题。 注意低端输出LO导通时间 持续了超过500毫秒。 这造成了对自举电容的过度充电， 从而造成了通道一黄色HP节点 的振动和过冲。 这个过冲或振荡几乎达到了40伏特， 超过了现代驱动器的HP/HS。 该问题的一个修复方法是提高自举电容值， 这允许提高电容器 的电能存储能力。 一个替代方法是提高自举寄存器， 从而减少峰值电流对自举电容器充电， 这样便能提高时间常数Tau 来对自举电容器充电。 高端通断或低端导通期间产生的时间常数 解释了占空比的 依赖关系。 占空比是常数，自举电阻和自举电容 应被合理调整以实现期望的 启动时间。 下一个常见的错误， 拓扑结构和前面的例子 一样。 通道一，黄色波形捕捉HP对地电压； 通道二，蓝色波形显示了 HO对地输出；通道三以红色显示 捕捉到的开关节点。 你发现波形中的问题了吗？ 如果你需要更多时间，请暂停视频 以找出可能的问题及其原因。 你发现HS波形不一致了吗？ 注意，在其他脉冲上， HS信号对地电压有时候是20伏特， 有时候又是20到15伏特。 这一般是与自举电容器在低端FET导通时 未能完全充电有关。 记住，每次低端FET导通时， 自举电容都会充电，因此如果低端FET导通时间 不足以完全给自举电容充电， 我们便会在HS节点上看到不一致。 该问题的一个可能的解决方案是 减少我们的自举以 允许来自偏置电容的峰值电流 对自举电容快速充电。 如前所述，时间常数RC 可被调整以实现期望的启动时间。 该问题另一个可能的解决方案是 确保高端开关有最低的导通时间， 这会使低端FET有足够的导通时间 来完全为自举电容充电。 下一个问题是隔离式栅极驱动， 其中，高端自举电源已导通 并由Vboot以蓝色显示。 驱动器也启用了， 由通道一中的 黄色波形显示。 PWM输入，HI和LI都导通了。 波形上的粉色曲线正常显示了低端输出开关， 但高端输出是平的， 绿色曲线显示了没有发生开关。 是什么可能导致了这个问题以及为什么？ 请暂停视频以思考答案。 你能找到问题所在吗？ 注意，输入LO在自举电容电源 达到UVLO上升阈值前就启用了。 该设计没有考虑加电期间产生的UVLO 延迟，导致了 脉冲遗失。 我们可以看到在电源达到UVLO上升阈值50微秒 后有HO脉冲开关。 UVLO延迟与驱动器有关 因此必须要考虑。 在驱动器准备好提供合理的输出状态前， 从UVLO峰值上升到输出会产生加电 延迟。 延迟根据驱动器会有所不同。 就UCC21540而言，一般是40微秒。 因此，建议在驱动器偏置就绪后，启动PWM信号前 留有足够的间隔 时间。 右边的图像显示 输入和VDD电源的加电UVLO延迟时间图表。 在偏置电源就绪之后才同步输入信号 是必要的。
大家好。
我是Mamadou Diallo。
我是大功率驱动器小组的应用工程师。
我今天将会讨论多种拓扑结构中最常见的栅极驱动器
缺陷以及如何解决它们。
该话题由Ritesh Oza和Wei Zhang
准备，并有HPD Apps团体提供帮助。
该演讲将会讨论
与驱动器偏置、自举电源及为获得高端偏置电源
而必备的组件选择相关的问题。
我还将讨论开放功能引线
以及栅极驱动电路中dv/dt噪音的影响。
然后，我将解释寄生效应，并最后展示
与糟糕的设计相关的问题以及如何修正它们。
该演讲中提及的部件号将包括
带互锁的620伏半桥驱动器，UCC27712；
带有集成自举二极管的120伏半桥栅极驱动器
UCC27211；3kVRMS隔离式双通道栅极驱动器
UCC21220；最后是5.7kVRMS隔离式双通道
栅极驱动器UCC21520。
我今天要讨论的拓扑结构与电机驱动
应用、开关电源以及
太阳能逆变器应用相关。
该演讲应该是互动的，因此对于每个问题，
我首先会展示一些波形和电路图，
然后，我将暂停一会，让你
在我最后给出答案之前有时间
思考可能的根本原因以及
问题的解决方案。
该演讲被分为多个视频。
在这首个视频中，我将讨论偏置和自举
组件。
好了，让我们开始吧。
对于我们的首个问题，仔细看看给出的波形
和电路图。
为什么VCC电源上有任何涟波？
可能是什么导致了涟波？
这是半桥配置
其中PWM信号在控制驱动器输入。
自举电路--
由C偏置、自举电容和自举二极管构成--
以即时地在高端导通期间生成高端
FET。
高端FET被设计引用到开关节点。
驱动器低端输出LO向地电位低端FET引用
提供偏置。
在右边，通道一，蓝色波形
捕获了VCC，其中有大约3.5伏特涟波。
通道三，粉色波形
显示了驱动器的低端输出LO
切换10伏特电压选择。
通道二，绿色波形显示
高端输出HO。
请在暂停视频时花点时间思考可能
的原因。
你能找出原因吗？
你猜到了偏置电容器是原因吗？
如果是，那么你是对的。
注意在电路中，C偏置等于C自举
等于1微法拉，这能对VCC电源产生
强烈的涟波，从而引起驱动器故障，
正如波形上显示的那样，HO和LO同时交换，
导致了直通。
实际上，偏置电容器大小不能够
允许从DC偏置和温度产生
的电容转换。
如果VCC上的涟波达到UVLO阈值并禁用
栅极驱动器，这能导致UV LO跳闸。
另一个该问题导致的结果是
容易受EMI噪音影响。
要解决这个问题，我们首先需要合理设置
偏置电容器的尺寸。
用于补充自举电容的电荷
必须来自旁路电容。
作为通用最佳实践，C偏置
应该被设计为至少为自举电容器的
10倍，这样它就不会在自举电容
充电时完全被耗尽。
这允许自举电容器在充电序列期间
被合理补充。
在最差的情况下，10倍的比例最多会在VDD电容器
上产生10%的涟波。
一个测定C偏置的替代方法
包括在右下角。
它包括确定HP上的理想涟波，
以及HP差值等于栅极驱动器IC减去二极管数据表中
自举二极管的正向电压降落，
减去栅极驱动器数据表中的HP引线UVLO
下降阈值的位置。
下一次，你可以通过我们刚才计算的HP差值
的总电荷比例
确定自举电容器。
该电容器的最大值将根据应用而变化。
在确定偏置电容器之后，
重要的是选择低ESR低ESL表面
多层陶瓷电容器，其应带有
额定电压、温度系数、
电容公差。
多层陶瓷电容器上的C偏置
将影响实际电容值。
例如，一个25伏特1微法拉x7 RS电容器
在应用15VDC偏置时，其测量值
仅为500毫微法拉。
下一个问题显示
半桥配置的波形。
黄色的通道一是高端输入。
通道三以红色显示开关节点。
蓝色通道三是低端输出，
通道四捕捉高端输出HO。
你能描述HO曲线发生了什么吗？
请花点时间思考答案。
你注意到高端FET发生的泄露了吗？
HO泄露可由多种因素共同造成，
包括低自举电容值，使其
不能存储所需电能来驱动高端FET。
该问题的另一个常见原因
可能与高端源极电阻有关。
该问题另一个可能的原因
是低频开关。
所有这些原因可能导致跨MOSFET连接终端
发热，以及输出涟波。
该问题的解决方案包括提高自举电容
以为高端栅极提供所需偏置。
提供栅极电阻也能帮助解决这个问题。
在执行更改后，
使自举电容器与驱动器的HP/HS引线保持接近
也是重要。
下一个常见的问题也是关于半桥拓扑结构的。
在右边，黄色通道一捕捉
接地开关HP，粉色通道三
捕捉低端输出LO。
你能根据给出的波形找出这里的问题吗？
请现在暂停思考答案。
你想到了高端通断的负HS
瞬变吗？
那是对的，但还不是全部。
自举电容过度充电也是这里的问题。
注意低端输出LO导通时间
持续了超过500毫秒。
这造成了对自举电容的过度充电，
从而造成了通道一黄色HP节点
的振动和过冲。
这个过冲或振荡几乎达到了40伏特，
超过了现代驱动器的HP/HS。
该问题的一个修复方法是提高自举电容值，
这允许提高电容器
的电能存储能力。
一个替代方法是提高自举寄存器，
从而减少峰值电流对自举电容器充电，
这样便能提高时间常数Tau
来对自举电容器充电。
高端通断或低端导通期间产生的时间常数
解释了占空比的
依赖关系。
占空比是常数，自举电阻和自举电容
应被合理调整以实现期望的
启动时间。
下一个常见的错误， 拓扑结构和前面的例子
一样。
通道一，黄色波形捕捉HP对地电压；
通道二，蓝色波形显示了
HO对地输出；通道三以红色显示
捕捉到的开关节点。
你发现波形中的问题了吗？
如果你需要更多时间，请暂停视频
以找出可能的问题及其原因。
你发现HS波形不一致了吗？
注意，在其他脉冲上，
HS信号对地电压有时候是20伏特，
有时候又是20到15伏特。
这一般是与自举电容器在低端FET导通时
未能完全充电有关。
记住，每次低端FET导通时，
自举电容都会充电，因此如果低端FET导通时间
不足以完全给自举电容充电，
我们便会在HS节点上看到不一致。
该问题的一个可能的解决方案是
减少我们的自举以
允许来自偏置电容的峰值电流
对自举电容快速充电。
如前所述，时间常数RC
可被调整以实现期望的启动时间。
该问题另一个可能的解决方案是
确保高端开关有最低的导通时间，
这会使低端FET有足够的导通时间
来完全为自举电容充电。
下一个问题是隔离式栅极驱动，
其中，高端自举电源已导通
并由Vboot以蓝色显示。
驱动器也启用了， 由通道一中的
黄色波形显示。
PWM输入，HI和LI都导通了。
波形上的粉色曲线正常显示了低端输出开关，
但高端输出是平的，
绿色曲线显示了没有发生开关。
是什么可能导致了这个问题以及为什么？
请暂停视频以思考答案。
你能找到问题所在吗？
注意，输入LO在自举电容电源
达到UVLO上升阈值前就启用了。
该设计没有考虑加电期间产生的UVLO
延迟，导致了
脉冲遗失。
我们可以看到在电源达到UVLO上升阈值50微秒
后有HO脉冲开关。
UVLO延迟与驱动器有关
因此必须要考虑。
在驱动器准备好提供合理的输出状态前，
从UVLO峰值上升到输出会产生加电
延迟。
延迟根据驱动器会有所不同。
就UCC21540而言，一般是40微秒。
因此，建议在驱动器偏置就绪后，启动PWM信号前
留有足够的间隔
时间。
右边的图像显示
输入和VDD电源的加电UVLO延迟时间图表。
在偏置电源就绪之后才同步输入信号
是必要的。
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未学习 栅极驱动器的设计陷阱以及如何解决
00:12:20
播放中
视频简介
栅极驱动器的设计陷阱以及如何解决
所属课程：栅极驱动器的设计陷阱以及如何解决
发布时间：2019.08.07
视频集数：1
本节视频时长：00:12:20
本演示文稿从栅极驱动器的角度讨论了与栅极驱动电路相关的常见错误。 观看这个由两部分组成的视频系列，了解栅极驱动器IC电源的元件选择中发现的一些错误。 通过引人入胜的交互式格式，此演示文稿涵盖了在未正确选择偏置供应和引导供应组件时发生的问题。 它还涵盖了高dv / dt噪声的影响以及电路中寄生元件的负面影响以及正确的布局考虑因素。 对于每个问题，此演示文稿都会显示问题，然后在提供解决方案之前讨论原因和后果，以及如何预防问题。
