比如什么时候使用时钟清除器。 
串行器 CDR 区域中的 时钟抖动可能会导致 
显示屏闪烁。 
这种抖动可能会导致 糟糕的 PCB 设计， 
或者没有选择 最佳 PLL 配置， 
但也不限于 这些原因。 
对于一个系统而言， 确定何时使用 
时钟清除器的 一个好方法是， 
如果用于测量 CDR 区域内抖动的 
FPD-Link 抖动 测量程序显示 
抖动高于 FBD-Link 数据表抖动规格， 
那么您确实需要 
安装时钟清除器了。 
如果要使用 DPLL_VIDEO 
来驱动大于 70MHz 的 PCLK， 您可能需要用到 
时钟清除器。 
这是因为您可能需要 使用 DPLL_HDMI 
来执行其他任务。 
如果您使用 DPLL_VIDEO 来驱动 
明显使用经过优化的 
PLL 配置且小于 70MHz 的 PCLK， 
或者通常都使用 DPLL_HDMI 来驱动 PCLK， 
或者正在测量串行器 CDR 区域中的抖动， 
并且该抖动大大低于 
FPD-Link 数据表 抖动规格中的值， 
那么您可能不需要 使用时钟清除器。 
选择时钟清除器后， 该时钟清除器必须符合 
J6 和 FPD-Link 的 电气规格， 
因为它将放置在 两个器件之间。 
时钟清除器的 传播延迟等 
IO 交流计时必须 与 J6 IO 计时模式选项 
和 FPD-Link 输入 计时要求兼容。 
此外，还需注意 有无任何电压规格要求。 
一些时钟清除器需要 在 3.3 伏和 1.8 伏之间 
进行电平转换。 
如需更多信息， 我们强烈建议您查看 
应用手册 SPRAC62。 
寻找时钟清除器时， 还需要注意 
确定它的 
环路带宽。 
对于 FPD-Link 操作来说， 环路带宽 
越低越好。 
目标值约为 300kHz。 
这样做是为了滤掉 FPD-Link CDR 区域中 
频率超过 40 到频率超过 20 的 
抖动。 
CDCE813 便是 其中的一个选项， 
在过去，客户 常选择使用 
这款非零延迟 时钟清除器， 
且已证明是可兼容的。 
快速回顾一下，我们知道 要提高 J6 和 FPD-Link 之间的稳健性， 
首先要采取的 步骤之一就是预防。 
就硬件来说， 则需要围绕制定良好的 
PCB 设计和布局来展开， 
还包括选择合适的 PLL 来获取像素时钟， 
以及具有最佳的 像素时钟配置。 
我们还介绍了 J6 缓解措施， 
其中包括将时钟 清除器融入系统中。 
在本演示的 下一部分中， 
我们将重点介绍 如何从 FPD-Link 方面 
提高可靠性。