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通过FPD-Link连接J6和汽车显示器

大家好 今天我们的演讲 是有关J6和FPD—Link系统的设计 我的名字是Yang Yining 我现在在是 Automatic Processors团之一 我是2012年从UCLA大学毕业的 我主要的责任是帮客户调试 他们硬件里面的某些问题 我的专业是USB SATA I2C MCASP MCBSP MCSPI DCAN MCAN ADC Timers PLL等等 我们今天会谈的主题是 一 为什么要用remote display 二 TI有什么硬件 可以实现remote display的系统 三 怎么设计PCB板 四 J6的PLL用的建议 五 什么时候 必需要用clock cleaner 现在的新车子 通常都会有 entertainment system在里面 从一个客户的角度 remote display是他们和车的界面 如果remote display有问题 或画面不清楚 那就达不到客户的基本标准 为什么要推荐J6呢 J6到底有什么优点 J6系统带来前所未有的功能 可以支持车里的entertainment instrument cluster 和telematics J6会结合DSP 和众多的IP的功能 而且TI会提供开发软件的工具 我们这里看得见一个J6和FPD-link 系统的例子 数据是从J6发出 然后会去一个LVDS DeSerializer 例如FPD-link的DF90UB921 925或927的设备 从这里 数据从电缆 到LVDS DeSerializer 例如FPD-link的DS90UB926 或928的设备 然后终于会到屏幕 让大家观赏 增强J6和FPD-link的界面 需要有好的PCB板的设计和layout 也要选对P clock的source 和选FPD-link兼容的 P Clock configuration 最好可以加一个clock cleaner 在P CLOCK信号上 在PCB板上 要注意电导的敏感 尤其是从SMPS到FPD-link 的VDDIO和VDD33的电力 信号不能过PCB板上的的split plane 一个split plane是在 PCB板上有电压不同的一层 比如说3.3volt和5volt 在一个PCB layer上 这就是叫一个split plane 还有用电容器的时候 要靠近J6的(听不清) 放了太远就没效果了 还有些基本的道理 也要注意 PCB板上的快速信号 不能有stub或者通孔 PCB stub和通孔 会造成impedant discontinary 会恶化信号 在J6 DM里面 在application implementation and layout的部分 会有更详细的说明 P Clock可以来源不同的PLL的source 在这里我们看见LAYOUT 1 可以从DSS GF CLOCK DPLL VEDIO 1 或DPLL HDMI LINE LAYOUT 2可以从 DSS GF CLOCK AB GI CLOCK DPLL VIDEO 1 DPLL VIDEO 2 或者DPLL HDMI LINE LAYOUT 3 可以从DLSS GF CLOCK DPLL VIDEO 1 DPLL VIDEO2 或者DPLL HDMI LINE 虽然P CLOCK 可以来源不同的PLL source 大部分的时间 我们推荐P CLOCK都是用 DPLL HDMI或DPLL VIDEO 要确保FPD-link和J6会有好的性能 P CLOCK信号的抖动 要低过FPD-link DM上的需求 我们这里有打个例子 如果P CLOCK的频率是74.25MHZ 那我们的抖动需要低于96ps FPD-link对发布了 怎么测量抖动的文件 请大家去看看 我们推荐 如果P CLOCK的频率 需要70MHZ以上 要用DPLL HDMI 如果P CLOCK的频率是70MHZ以下 那DPLL HDMI 或DPLL VIDEO都可以用 DPLL VIDEO是Type A的PLL 别的Type A的DPLL 包如 DPLL CORE DPLL MPU等等 DPLL VIDEO的face comparator 和DCL用的是Nyquist-rate DAC 和FPD-link用的时候 PLL要用大的N VALUE APP NOTE SPRAC 62 会有怎么调PLL的说明 请大家去看看 解算PLL的公式是crystal的频率 乘以R 乘以M 除以N+1 除以M4+1 除以DSS里面的PCD和LCD 的value 我们在这个图表里面看得见 为什么要用大的N VALUE FPD-link敏感的范围是 f/40到f/20 在图片里面 是红的区域 蓝色的图形是N=7 而红色的图形是N=119 我们看得很清楚 N=119的spectral含量 比N=7的少很多 每个FPD-link的产品 都会有BDM不一样的敏感的范围 f/40到f/20 是一个例子 主要要看FPD-link产品的DM 才可以确定 DPLL HDMI是B品种的PLL 别的B品种的PLL包括 DPLL USB DPLL PCIE 和DPLL SATA等等的 DPLL HDMI的face comparator和DCL 用的是一个sigma delta modulator 所以抖动的模式和DPLL VIDEO不同 在FPD-link敏感的范围里面 DPLL HDMI的抖动含量比较低 APP NOTE SPRAC62 会有怎么调DPLL HDMI的说明 解算PLL的公式是crystal的频率 乘以M 除以N+1 除M2 除以DSS里面的PCD和LCD 的divider 因为DPLL HDMI 和DPLL VIDEO的式样不一样 它们的抖动模式也不一样 DPLL HDMI适合P CLOCK的频率 70HMZ以上的时候用 如果P CLOCK的频率是70以下 那DPLL HDMI 或DPLL VIDEO都可以用 只是要记住 用DPLL的时候 要用大的N VALUE 才会和FPD-link更好的表現 有的时候 PCB设计得不好 可是已经马上要到production了 所以PCB板不能改 或者P CLOCK的频率是70HMZ 以上 可是DPLL HDMI用在别的IP上 所以不能用在P CLOCK上 在这种情况下 系统里面 可能就要加个clock cleaner 现在我们要谈 什么时候该用clock cleaner FPD-link对外有发布测量抖动的文件 如果用这个文件 测P CLOCK抖动的时候 比FPD-link DM里面的需求高 那就要用clock cleaner 如果是用J6 DPLL提供P CLOCK 而是用频率70MHZ以上的话 可能也会要用clock cleaner 可是如果是用J6 DPLL提供 70MHZ以下的P CLOCK 或者用DPLL HDMI 提供P CLOCK 或者测量P CLOCK抖动时 是低于FPD LINK DM里面的需求 那就应该不用 clock cleaner 要用clock cleaner 要注意这些方面 一要确认clock cleaner和 J6的FPD-link的IOBC反应 尤其是publication delay这方面的 二 要确定clock cleaner的电压是3.3V 如果不是 就要加电压转换器 三 选clock cleaner的时候 要选有(听不清) 我们在TI里面用过 (听不清) 如果有关clock cleaner有别的问题 (听不清) 今天我们谈了很多的话题 现在让我们复习一下今天的话题 一 要注意硬件和PCB的设计 二 要用对的PLL configuration 和三 要知道什么时候 和怎么用clock cleaner 如果有问题可以再来找我 谢谢大家

大家好 今天我们的演讲

是有关J6和FPD—Link系统的设计

我的名字是Yang Yining

我现在在是 Automatic Processors团之一

我是2012年从UCLA大学毕业的

我主要的责任是帮客户调试

他们硬件里面的某些问题

我的专业是USB SATA I2C MCASP MCBSP

MCSPI DCAN MCAN ADC Timers PLL等等

我们今天会谈的主题是

一 为什么要用remote display

二 TI有什么硬件 可以实现remote display的系统

三 怎么设计PCB板

四 J6的PLL用的建议

五 什么时候 必需要用clock cleaner

现在的新车子 通常都会有 entertainment system在里面

从一个客户的角度

remote display是他们和车的界面

如果remote display有问题

或画面不清楚 那就达不到客户的基本标准

为什么要推荐J6呢

J6到底有什么优点

J6系统带来前所未有的功能

可以支持车里的entertainment

instrument cluster

和telematics

J6会结合DSP

和众多的IP的功能

而且TI会提供开发软件的工具

我们这里看得见一个J6和FPD-link

系统的例子

数据是从J6发出

然后会去一个LVDS DeSerializer

例如FPD-link的DF90UB921

925或927的设备

从这里 数据从电缆 到LVDS DeSerializer

例如FPD-link的DS90UB926

或928的设备

然后终于会到屏幕 让大家观赏

增强J6和FPD-link的界面

需要有好的PCB板的设计和layout

也要选对P clock的source

和选FPD-link兼容的 P Clock configuration

最好可以加一个clock cleaner

在P CLOCK信号上

在PCB板上 要注意电导的敏感

尤其是从SMPS到FPD-link 的VDDIO和VDD33的电力

信号不能过PCB板上的的split plane

一个split plane是在 PCB板上有电压不同的一层

比如说3.3volt和5volt 在一个PCB layer上

这就是叫一个split plane

还有用电容器的时候 要靠近J6的(听不清)

放了太远就没效果了

还有些基本的道理 也要注意

PCB板上的快速信号 不能有stub或者通孔

PCB stub和通孔 会造成impedant discontinary

会恶化信号

在J6 DM里面 在application implementation

and layout的部分

会有更详细的说明

P Clock可以来源不同的PLL的source

在这里我们看见LAYOUT 1

可以从DSS GF CLOCK

DPLL VEDIO 1

或DPLL HDMI LINE

LAYOUT 2可以从

DSS GF CLOCK

AB GI CLOCK DPLL VIDEO 1

DPLL VIDEO 2 或者DPLL HDMI LINE

LAYOUT 3

可以从DLSS GF CLOCK

DPLL VIDEO 1

DPLL VIDEO2

或者DPLL HDMI LINE

虽然P CLOCK 可以来源不同的PLL source

大部分的时间 我们推荐P CLOCK都是用

DPLL HDMI或DPLL VIDEO

要确保FPD-link和J6会有好的性能

P CLOCK信号的抖动 要低过FPD-link DM上的需求

我们这里有打个例子

如果P CLOCK的频率是74.25MHZ

那我们的抖动需要低于96ps

FPD-link对发布了 怎么测量抖动的文件

请大家去看看

我们推荐 如果P CLOCK的频率

需要70MHZ以上

要用DPLL HDMI

如果P CLOCK的频率是70MHZ以下

那DPLL HDMI 或DPLL VIDEO都可以用

DPLL VIDEO是Type A的PLL

别的Type A的DPLL

包如 DPLL CORE DPLL MPU等等

DPLL VIDEO的face comparator 和DCL用的是Nyquist-rate DAC

和FPD-link用的时候

PLL要用大的N VALUE

APP NOTE SPRAC 62 会有怎么调PLL的说明

请大家去看看

解算PLL的公式是crystal的频率

乘以R

乘以M 除以N+1

除以M4+1

除以DSS里面的PCD和LCD

的value

我们在这个图表里面看得见

为什么要用大的N VALUE

FPD-link敏感的范围是

f/40到f/20

在图片里面 是红的区域

蓝色的图形是N=7

而红色的图形是N=119

我们看得很清楚

N=119的spectral含量

比N=7的少很多

每个FPD-link的产品 都会有BDM不一样的敏感的范围

f/40到f/20

是一个例子

主要要看FPD-link产品的DM

才可以确定

DPLL HDMI是B品种的PLL

别的B品种的PLL包括

DPLL USB DPLL PCIE 和DPLL SATA等等的

DPLL HDMI的face comparator和DCL 用的是一个sigma delta modulator

所以抖动的模式和DPLL VIDEO不同

在FPD-link敏感的范围里面

DPLL HDMI的抖动含量比较低

APP NOTE SPRAC62 会有怎么调DPLL HDMI的说明

解算PLL的公式是crystal的频率

乘以M

除以N+1

除M2

除以DSS里面的PCD和LCD

的divider

因为DPLL HDMI 和DPLL VIDEO的式样不一样

它们的抖动模式也不一样

DPLL HDMI适合P CLOCK的频率 70HMZ以上的时候用

如果P CLOCK的频率是70以下

那DPLL HDMI 或DPLL VIDEO都可以用

只是要记住

用DPLL的时候 要用大的N VALUE

才会和FPD-link更好的表現

有的时候 PCB设计得不好

可是已经马上要到production了

所以PCB板不能改

或者P CLOCK的频率是70HMZ 以上

可是DPLL HDMI用在别的IP上

所以不能用在P CLOCK上

在这种情况下 系统里面 可能就要加个clock cleaner

现在我们要谈 什么时候该用clock cleaner

FPD-link对外有发布测量抖动的文件

如果用这个文件 测P CLOCK抖动的时候

比FPD-link DM里面的需求高

那就要用clock cleaner

如果是用J6 DPLL提供P CLOCK

而是用频率70MHZ以上的话

可能也会要用clock cleaner

可是如果是用J6 DPLL提供

70MHZ以下的P CLOCK

或者用DPLL HDMI

提供P CLOCK

或者测量P CLOCK抖动时

是低于FPD LINK DM里面的需求

那就应该不用

clock cleaner

要用clock cleaner 要注意这些方面

一要确认clock cleaner和 J6的FPD-link的IOBC反应

尤其是publication delay这方面的

二 要确定clock cleaner的电压是3.3V

如果不是 就要加电压转换器

三 选clock cleaner的时候

要选有(听不清)

我们在TI里面用过

(听不清) 如果有关clock cleaner有别的问题

(听不清)

今天我们谈了很多的话题

现在让我们复习一下今天的话题

一 要注意硬件和PCB的设计

二 要用对的PLL configuration

和三 要知道什么时候 和怎么用clock cleaner

如果有问题可以再来找我

谢谢大家

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通过FPD-Link连接J6和汽车显示器

所属课程:通过FPD-Link连接J6和汽车显示器 发布时间:2017.06.13 视频集数:1 本节视频时长:12:15
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